8×8点阵实验报告.docVIP

基于FFPA的 8*8点阵显示器的设计 （软件部分） 学院名称： xxxxxxxxxxx 专 业： 电气工程及其自动化 班 级： xxxx 姓 名： xxx 学 号： xxxxxxx 指导教师姓名： xxxx 2010年12月 目 录 序言…………………………………………………………… 课题要求………………………………………………………………… （1）……………………………………………………………………… (2)功能要求……………………………………………………………………… (3) 本人的工作…………………………………………………………………… 二、设计原理及其框图…………………………………………… (1)8*8点阵的工作原理和方案…………………………………………… (2)单元电路设计，仿真与分析…………………………………………… (3)顶层电路设计，仿真与分析…………………………………………… (4)硬件电路设计与安装图………………………………………………… 三、 成品调试 (1)下载调试………………………………………………………………… (2)收获及体会……………………………………………………………… 序言 面对当今飞速发展的电子产品市场，设计师需要更加实用、快捷的EDA工具，使用统一的集成化设计环境，改变传统设计思路，将精力集中到设计构思、方案比较和寻找优化设计等方面，以最快的速度开发出性能优良、质量一流的电子产品EDA技术、EDA技术将在仿真、时序分析、集成电路自动测试、高速印刷电路板设计及操作平台的扩展等方面向着功能强大、简单易学、使用方便的方向发展。） (2)单元电路设计，仿真与分析 1:静态显示“王”字 程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_Unsigned.all; use ieee.std_logic_ARITH.all; ENTITY jingxian is port(clk:in std_logic; en:in std_logic; lie:out std_logic_vector(7 downto 0); --列 hang:out std_logic_vector(7 downto 0));--行 End jingxian; Architecture a of jingxian is signal st1:std_logic_vector(7 downto 0); signal osc:std_logic; signal osd:std_logic; signal d_ff:std_logic_vector(27 downto 0); signal data:std_logic_vector(7 downto 0); signal d0,d1,d2,d3,d4,d5,d6,d7,d8,d9,d10,d11,d12,d13,d14,d15:std_logic_vector(7 downto 0); Begin hang=data; lie=st1; d0 d1 d2 d3 d4 d5 d6 d7--字库‘王’ First:process begin wait until clk=1; if(d_ff(27 downto 0)=2e8)then d_ff(27 downto 0)=0000000000000000000000000000; else d_ff(27 downto 0)=d_ff+1; end if; osc=not d_ff(10); end process first; second:process(osc,en) begin if(osc=1 and oscevent) then if(en=1)then if st1(7 downto 0)r st1(7 d