8位十进制频率计数器.docVIP

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2016-12-19 发布于重庆
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8位十进制频率计数器.doc

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主程序 library ieee; use ieee.std_logic_1164.all; entity A is port ( clk:in std_logic; fsin:I in std_logic; carry_out2:out std_logic; dout: out std_logic_vector(31 downto 0)); end A; architecture invq of A is component testctl port(clk: in std_logic; tsten:out std_logic; clr_cnt: out std_logic; load: out std_logic); end component; component cnt10 port(clk,clr,ena: in std_logic; cq:out std_logic_vector(3 downto 0); carry_out: out std_logic); end component; component reg16b port(load:in std_logic; din:in std_logic_vector(31 downto 0); dout:out std_logic_vector(31 downto 0)); end component; signal load1,tsten1,clr_cnt1:std_logic; signal dto1: std_logic _vector(31downto 0); signal carry_out1: std_logic _vector(6 downto 0); begin u1:testctl port map(clk=clk,tsten= tsten 1, clr_cnt=clr_cnt1, load =load1); u2:reg16b port map (load= load 1,din=dto1,dout=dout); u3:cnt10 port map (clk=FSIN,clr=clr_cnt1,ena=tsten1, cq=dto1(3 downto 0),carry_out=carry_out1(0)); u4:cnt10 port map (clk=carry_out1(0),clr=clr_cnt1,ena=tsten1, cq=dto1(7 downto 4),carry_out=carry_out1(1)); u5:cnt10 port map (clk=carry_out1(1),clr=clr_cnt1,ena=tsten1, cq=dto1(11 downto 8),carry_out=carry_out1(2)); u6:cnt10 port map (clk=carry_out1(2),clr=clr_cnt1,ena=tsten1, cq=dto1(15 downto 12),carry_out=carry_out1(3)); u7:cnt10 port map (clk=carry_out1(3),clr=clr_cnt1,ena=tsten1, cq=dto1(19 downto 16),carry_out=carry_out1(4)); u8:cnt10 port map (clk=carry_out1(4),clr=clr_cnt1,ena=tsten1, cq=dto1(23 downto 20),carry_out=carry_out1(5)); u9:cnt10 port map (clk=carry_out1(5),clr=clr_cnt1,ena=tsten1, cq=dto1(27 downto 24),carry_out=carry_out1(6)); u10:cnt10 port map (clk=carry_out1(6),clr=clr_cnt1,ena=tsten1, cq=dto1(31 downto 28),carry_out=carry_out2); end invq; 计数器 library ieee; use ieee.std_logic_1164.all; entity cnt10 is port(clk: