通信软件设计第2章加法器计数器实例2011.pptVIP

加法器是数字电路中最广泛应用的电路之一，在CPU的ALU算数运算单元广泛应用。 在算数运算中，加法器（减法器）是使用最多的 半加器定义：即是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。 全加器定义：若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。 1位半加法器的设计 数字系统通过0与1来实现复杂的系统工程，最简单的逻辑运算就是两个1位进行加法的操作。 封装后的1bit半加法器 代码 module adder(cout,sum,a,b); //模块名 output cout; // 输出端口声明 output sum; //输出端口声明 input a,b; //输入端口声明 wire cout,sum ; // wire变量声明 assign {cout,sum}=a+b; // a+b相加 endmodule // 模块结束语句 2.1.1 模块的结构 Verilog 模块的结构由在module和endmodule 关键词之间的四个主要部分组成： - 端口定义： module block1(a, b, c, d ); - I/O说明 ： input a, b, c ; output d ; - 内部信号声明： wire x; - 功能定义： assign d = a | x ; assign x = ( b ~c ); endmodule 2.1 模块的结构 2.1.1 模块的端口定义 模块的端口声明了模块的输入输出口。其格式如下： module 模块名(口1，口2，口3，口4, ………); 模块的内容包括I/O说明、内部信号声明、功能定义。 I/O说明的格式 输入口：input[信号位宽－1：0] 端口名1； input[信号位宽－1：0] 端口名2； … input[信号位宽－1：0] 端口名i； //(共有i个输入口) 2.1 模块的结构 输出口 output[信号位宽－1：0] 端口名1； output[信号位宽－1：0] 端口名2； … output[信号位宽－1：0] 端口名j； //(共有j个输出口) 输入/输出口： inout[信号位宽－1：0] 端口名1； inout[信号位宽－1：0] 端口名2； … inout[信号位宽－1：0] 端口名k； //(共有k个双向总线端口) I/O说明也可以写在端口声明语句里。其格式如下： module module_name(input port1,input port2,… output port1,output port2… ); assign语句 assign net_type = 表达式；用它赋值的语言称为连续赋值语句。 连续赋值语句用于组合逻辑的建模。等式左边是wire 类型的变量。等式右边可以是常量、由运算符如逻辑运算符、算术运算符参与的表达。 wire型 wire型数据常用来表示用于以assign关键字指定的组合逻辑信号。 Verilog程序模块中输入输出信号类型缺省时自动定义为wire型。其格式 如下： wire [n-1:0] 数据名1,数据名2,……数据名i; //共有i条总线，每条总线内有n条线路，或 wire [n:1] 数据名1,数据名2,……数据名i; 2.1.2 adder Testbe