C-V技术介绍0204.docVIP

MOS C-V 技 术 陈永珍 2001-03-14 初稿 2002.4.15修改 引言 在集成电路特别是MOS电路的生产和开发研制中，MOS电容的C-V测试是极为重要的工艺过程监控测试手段，也是器件，电路参数分析和可靠性研究的有效工具。MOS C-V技术包括：（1）MOS 电容的高频电容-电压测试（即CH-V）,用以测量氧化物中的有效电荷数QOX/q密度和可动离子密度Nm（与温偏试验配合）；（2）准静态甚低频CL-V测试，以测定Si/SiO2界面陷阱密度Dit ；在高温下可以测量可动离子密度Nm；（3）瞬态CH-t 测试。以测量半导体表面空间电荷区中的少子产生寿命τg和表面复合速度S；（4）脉冲高频CH-V测试。可测定半导体表面附近的掺杂剖面N- w；（5）TDDB（与时间相关的介电质击穿）技术。用来分析器件失效，主要涉及到氧化物中的陷阱行为：陷阱密度Not、陷阱的充放电和陷阱的产生。陷阱特性直接影响超大规模集成电路的可靠性和稳定性。 一 理想MOS c-v特性 要了解如何通过测试的MOS电容C-V曲线，确定MOS结构参数和电学性质，得首先了解理想的MOS电容的C-V特性。 理想的MOS结构（见图1b），即氧化物电荷Qox = 0，金属功函数差Фms = 0。MOS结构的电容C是氧化层电容Cox和半导体空间电荷电容Csc的串联，见图1b的等效电路。 图1 （a）MOS结构,（b）MOS电容的等效电路 于是有： (1) 或 C = Cox / [1+（Cox / Csc）] （1ˊ） 其中氧化层电容Cox由氧化层厚度tox确定，即 Cox = ε0·εox / tox （2） ε0为真空电容率，εox为氧化物介电常数，Cox与偏压V 无关。而半导体空间电荷电容Csc为： Csc = dQsc / dΨs Ψs是Si表面势，设SiO2上的电压为Vox，则有： V = Vox + Ψs （3） Qsc是半导体中的空间电荷密度，对于非简并情况，由平衡理论求得 P0·（1－e-us）＋n0·（eus－1） Csc=[q2·ε0·εs /（2·K·T）]1/2 ————————————————— （4） [P0·（e-us＋us－1）＋n0·（e us － us－1）]1/2 式中Us= q·Ψs/(K·T)，q是电子电荷，T是绝对温度，K是波尔兹曼常数，εs是硅的介电常数。对于 n-Si，n0 = N = ni·eUF，p0=ni·e-UF。UF= q·φF / (K·T)，φF 是费米势，ni是本征载流子密度。可见Csc是掺杂密度N的函数，并随表面势Ψs变化。因此，MOS电容C随栅压V变化。下面以n-Si为例，介绍MOS电容如何随偏压变化。 （一）理想高频C-V特性 1、平带时，即V = 0时，Ψs = 0，（能带平出，见下图），Qsc = 0