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智力竞赛抢答器 摘 要 本案例采用D触发器实现电路的四人抢答功能，用74LS161来进行分频以及控制计时，另设有清零键和主持人按键。四个D触发器以及四输入或门实现四人抢答并锁存，五个74LS161芯片实现用1024Hz信号进行40S计时。将信号引出接至报警电路从而实现当无人抢答时的报警功能。利用74LS138以及74LS148实现输出信号与显示电路的直接连接。目标芯片中包含的74LS48芯片具有直接显示输入二进制所表示数值的功能。 关键词：抢答器；计时器；报警器；74LS161；D触发器 引言 现代生活中，数字电路产品与我们接触的是越来越平凡了，包括计算机、电子表、智 能仪器表及其它很多领域中，它给我们带来的不仅是工作上的方便，而且也给我们的生活娱乐添滋加彩。这次EDA课程设计中，我做的是四人抢答器，抢答器在现实中有着广泛的应用，在各种比赛中我们总是能够找到他的身影，比如：智力竞赛、各种娱乐节目中的活动计时等等都有着他的身影。 本次设计基于课程任务它要最终能够实现：(1) 四人进行抢答 ；(2) 具有抢答开始后40秒计时，40秒倒计时后无人抢答报警；(3) 能显示超前抢答台号并显示犯规警报；(4)系统复位后进入抢答状态，当有一路抢答键按下时，该路抢答信号将其余各路抢答封锁，显示牌显示该路抢答台号 。 基于上面要实现的功能本次设计软件部分采用VHDL语言进行相关功能的实现，硬件部分主要有数码管，锁存器、报警器等相关器件进行实现，使用QuartusII对编写的VHDL语言进行功能的调试和功能的仿真，最终在FPGA硬件上进行功能的验证和完善。 一、完成课题的工作基础和实验条件 1．工作基础 掌握数字电路所需芯片的功能，学习目标功能所需电路的总体设计，学习Quartus II 软件的使用，完成实验所需电路的绘制与调试。 2．实验条件 CyclonIII系列EDAC实验开发系统。 D触发器：将D端接至高电平，并将相应使能端接至工作电平。在一个上升沿时到来时便输出高电平，并锁存起来，作为下一逻辑的输入信号，在清零信号到来之前不随电路状态变化而变化。清零信号到来时，输出变为低电平，清零信号为低电平。本实验中四个选手的输出经四输入与门相与后作为四个选手的输入反馈信号，实现其余选手案件的的锁存。【1】 74161：将DCBA接至不同电平，改变LDN、CLRN的解法便可实现不同进制、清零或置数方式的计数器。通过给LDN低电平实现置数，将输出的特性信号通过逻辑门接至LDN可实现相应进制置数计数器。通过给CLRN低电平实现清零，将输出的特性信号通过逻辑门接至CLRN可实现相应进制清零计数器。RCO=EN*QA*QB*QC*QD,该信号可作为计数器的输入信号。将前一个的输出通过简单逻辑门作为下一个的输入信号便可实现分频即高进制计数。本实验先将1024Hz经三片74161芯片将信号分频成1Hz，而后通过两片74161组成40进制计数器。 74138:74138译码器可以实现3——8译码，CBA不同电平的组合可以在输出Y0N-Y7N相应端输出低电平，C端接低电平，当选手在A端输入为1，主持人输入为0，Y1N输出低电平，经非门后接至蜂鸣器实现选手和主持人先后抢答的分辨并报警。【2】 74148:74148编码器实现不同输入的编码，为8——3编码，将四个选手的抢答结果分别接至1N-4N,对应输出的001/010/011/100译码后经过简单逻辑门输入至7448芯片实现七段数码管的显示。 7448：数据显示器即七段数码管可以显示四个输入端表示的二进制数。本实验中最大数字为9，最高位没有利用，芯片输入高电平有效，故将最高位接至低电平，即接地。该芯片在实验目标芯片中，此处解释其使用，便于实验过程中连线。【3】 简单的逻辑门：与门、或门、非门、与非门、高电平、低电平。 提供有目标芯片FPGA-型号EP3C5E104C8、数码显示器、二极管、三极管、钮子开关、晶振等资源。 二、设计任务和要求 1．有4路抢答；四个选手抢答，任意选手抢答后，其余三个选手按键被封锁，再次抢答无效。 2．数字显示抢答组别；每组抢答后，七段数码管显示该组编号。 3．由主持人复位后方可抢答；实验过程中，先给清零信号，所有显示清零后，主持人先按键，时钟计数，进行正常抢答。否则视为违规抢答，蜂鸣器报警。 4．声音提示已有人抢答：所有显示清零后，在主持人按键之前，选手抢答，视为违规抢答，蜂鸣器报警。 5. 分频：通过74161芯片实现1024Hz信号转换为1Hz信号进行利用。 6. 到时报警：当时钟到40S尚未有人抢答，蜂鸣器提示，避免场面尴尬。 三、电路基本原理 由于电路较为复杂，报告中分步解释。先附上设计图示以及全电路，而后局部分析，之后附上全图及调试波形。 1、实验设计思路图示： 具体电路设