有限状态机设计介绍.pptVIP

8.2Moore 型有限状态机设计 从状态机的信号输出方式上分，有Moore 型和Mealy型两类状态机。 Mealy型状态机的输出是在输入变化之后立 即发生的，不依赖时钟的同步。 Moore型状态机的输出则仅为当前状态的 函数，这类状态机在输入发生变化还必须等 待时钟的到来。 总结 有限状态机及其设计技术是实用数字系统设计中的重要组成部分，是实现高效率高可靠性逻辑控制的重要途径。大部分数字系统都可以划分为控制单元和数据单元两个组成部分，通常，控制单元的主体是一个状态机，它接受外部信号以及数据单元产生的状态信息，产生控制信号序列。 1、 状态编码的描述 有限状态机的分类 从实际状态机的实现角度出发，根据信号输出，有限状态机可以分为两类： （1）Moore型状态机：输出仅是状态向量的函数，结构如图（b）所示。 （1） Mealy型状态机：输出是状态向量和输入的函数，其结构如图（a）所示。 * * 第8章 有限状态机设计 8.1 一般有限状态机的设计 8.1.1 用户自定义数据类型定义语句 TYPE语句用法如下： TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型 ; 或 TYPE 数据类型名 IS 数据类型定义 ; 介绍与有限状态机设计有重要联系的语法现象。 8.1 一般有限状态机的设计 8.1.1 用户自定义数据类型定义语句 TYPE m_state IS ( st0，st1，st2，st3，st4，st5 ) ; SIGNAL present_state，next_state : m_state ; 8.1 一般有限状态机的设计 8.1.1 用户自定义数据类型定义语句 子类型SUBTYPE的语句格式如下： SUBTYPE 子类型名 IS 基本数据类型 RANGE 约束范围; SUBTYPE digits IS INTEGER RANGE 0 to 9 ; 8.1.2 为什么要使用状态机 8.1 一般有限状态机的设计 ? 有限状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。 ? 状态机的结构模式相对简单。 ? 状态机容易构成性能良好的同步时序逻辑模块。 ? 状态机的VHDL表述丰富多样。 ? 在高速运算和控制方面，状态机更有其巨大的优势。 ? 就可靠性而言，状态机的优势也是十分明显的。 8.1.3 一般有限状态机的设计 8.1 一般有限状态机的设计 1. 说明部分 2. 主控时序进程 图7-1 一般状态机结构框图工作示意图 ARCHITECTURE ...IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; ... 状态变量 3 主控组合进程 8.1.3 一般有限状态机的设计 控组合进程的任务是根据外部输入的控制信号（包括来自状态机外部的信号和来自状态机内部其它非主控的组合或时序进程的信号），或（和）当前状态的状态值确定下一状态（next_state）的取向，即next_state的取值内容，以及确定对外输出或对内部其它组合或时序进程输出控制信号的内容。 4. 辅助进程 【例8-1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC_VECTOR (0 TO 1); comb_outputs : OUT INTEGER RANGE 0 TO 15 ); END s_machine; ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (s0, s1, s2, s3); SIGNAL current_state, next_state: FSM_ST; BEGIN REG: PROCESS (reset,clk) BEGIN IF reset = 1 THEN current_state = s0; ELSIF clk=1 AND clkEVENT THEN current_state = next_state; END IF; END PROCESS; COM:PROCESS(current_state, state_In