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基于HDL的设计输入-创建基于HDL的模块 下面需要的是EDA设计人员需要将结构体空缺的下面 的代码的添加到结构体中间。 architecture debounce_arch of debounce is signal int1, int2, int3 : std_logic; begin sig_out=sig_in or int1 or int2 or int3; process (clk) is begin 基于HDL的设计输入-创建基于HDL的模块 if rising_edge(clk) then int1 = sig_in; int2 = int1; int3 = int2; end if; end process; end debounce_arch; 输入完毕并保存文件，并对该设计文件按照前面的方 法进行语法规则检查，直到综合完成为止，在综合过程 如果出现错误，则需要对输入的设计文件进行检查。 基于HDL的设计输入- IP核产生和例化 IP核生成器（IP core generator）是一个用户图形交互界 面工具，通过核产生器可以产生高层次设计模块，例如： 存储器、数学函数、通讯和I/O接口的IP核。设计人员可 以定制和优化这些IP核，这些IP核充分利用Xilinx的FPGA 结构特征，例如：快速进位逻辑、SRL16s和分布式块 RAM等。 基于HDL的设计输入-timer_preset模块的生成 在本节中，通过IP核产生器生成timer_preset模块。该模 块存储了64个值，这些值将来加载到定时器中。 1、在ISE主界面中选择Project-New Source，弹出New Source Wizard窗口，在该窗口中选择IP（Coregen Architecture Wizard），在File name field中输入 timer_preset文件名，点击next按钮； 2、在弹出的New Source Wizard Select IP窗口，选择 Memory Storage Elements。如图6.9所示，在该界面中选 择”RAMs ROMs”，在展开项中选择distributed Memory Generator，点击next和finish按钮； 基于HDL的设计输入-timer_preset模块的生成 3、弹出6.10的界面，在该界面中选择ROM的Depth， 将其设置为64，然后选择Data Width，将其设置为20，然 后将存储器的类型Memory Type设置为ROM，点击下一 步； 4、将Input options和Output options设置为Non Registered（表示输入和输出不需要通 过锁存器进行锁 存，可以看到在该界面窗口的左面的a[5:0]和spo[19:0]呈 黑色显示，其余引脚呈灰色显示（黑色表示引脚在该次设 计中有效，灰色表示引脚在该次设计中无效）；单击 finish按钮。在IP核产生器生成IP核后，产生下面的文件， 下面对这些文件的含义进行一些说明： 基于HDL的设计输入-timer_preset模块的生成 图6.9 IP选择界面 基于HDL的设计输入-timer_preset模块的生成 图6.10 分布式IP核产生器设置界面 基于HDL的设计输入-timer_preset模块的生成 5. 在该界面中，在“Cofficients File”选项后，点击 “Browse”按钮，在工程路径下选择definition1_timws.coe 文件作为该存储器的系数文件，用来给存储器写初始 值。 基于HDL的设计输入-timer_preset模块的生成 图6.12 核生成器-分布式存储器生成器定制GUI界面 基于HDL的设计输入-timer_preset模块的生成 timer_preset.vho/timer_preset.veo文件，这些文件是该IP 核的例化模板，通过这个例化模板就可以将IP核添加到该 设计中。 timer_preset.vhd/timer_preset.v文件，这些文件是IP核生 成的包装文件只用来仿真。 timer_preset.edn文件，该文件是网表文件，该文件在进 行网表翻译过程中使用。 timer_preset.xco文件，该文件保存了该模块的配置信 息，该文件作为源文件使用。 timer_prese