3.1时序逻辑(1.5学时).pptVIP

时序逻辑 Review（1） 组合逻辑电路：当前的输出只与当前的输入有关。 静态互补CMOS组合逻辑电路用NMOS做PDN， PMOS做PUN NMOS管产生“强零”而PMOS器件产生“强1” Review（2） 如何构建静态CMOS组合逻辑电路 反向输出 out = xx xxx | xxxx 下拉网络(NMOS)和上拉网络(PMOS) 以输出为分界线呈对称互补关系 晶体管数目相同,逻辑关系相反 对于NMOS网络 划分子模块，以“与/或”为基本运算 与 - 晶体管串联 或 - 晶体管并联 Review（3） 静态互补CMOS组合逻辑的特性 全摆幅，高噪声容限 输出高电平- Vdd, 输出低电平-GND 无比电路 输出和晶体管尺寸比例无关 低输出阻抗 输出和电源地总有通路 高输入阻抗 输入有SiO2隔离，输入电流几乎为0，直流扇出系数非常大 静态功耗极小 稳定状态下无电源地直流通路 Review（4） 影响静态CMOS组合逻辑电路性能的几个因素 延时和输入方式有关 当输入A=B=1?0变化时，延时最小 当输入A= 1?0, B=1变化时，延时最大 延时随着扇入个数的增多而快速上升 避免扇入大于或等于4的情况 延时随着扇出数的增多而线性增加 扇出应小于等于4 Review（5） 降低大扇入电路的延时的方法 逐级加大晶体管的尺寸 调整晶体管顺序，关键路径上的晶体管靠近输出 优化逻辑结构，减少扇入的个数 Review（6） 影响静态CMOS组合逻辑电路功耗的因素 电压摆幅 物理电容 翻转概率 如何降低翻转概率 逻辑重组 选择具有较低的开关活动性的逻辑电路结构 输入排序 推迟输入具有较高翻转率的信号 均衡信号路径减少毛刺 Review（7） 静态门的特点是对噪声具有稳定性，具有良好的性能以及低功耗。是最适合于一般要求的逻辑设计类型。但是对于具有大扇入的复合门，互补CMOS就其面积和性能而言代价太大。 伪NMOS结构简单，速度很快，但以减少噪声容限和增加静态功耗为代价。 传输管逻辑十分适合于实现许多特殊的电路，如多路开关和加法器这样的以XOR为主的逻辑。 动态逻辑可以实现较快和面积较小的复杂逻辑门。缺点是设计和工作比较复杂，并且由于对噪声敏感程度的增加而容易失败；需要进行周期性的刷新，于是限制了电路的最低工作频率。 当前的趋势是互补静态CMOS的运用增多。这一倾向是由于在逻辑设计层次上越来越多地运用了设计自动化工具。这些工具的重点是放在逻辑层次而不是电路层次的优化上，并且非常重视提高稳定性。另一个原因静态CMOS比其它方法更适合于按比例降低电压。 引言 组合逻辑电路的特点是，假设有足够的时间使逻辑门稳定下来，那么逻辑功能块的输出就只与当前输入值有关。 然而事实上所有真正有用的系统都需要能保存状态信息，这就产生了另一类电路，称为时序逻辑电路。在这些电路中，输出不仅取决于当前的输入值，也取决于原先的输入值。换言之，一个时序电路能记住该系统过去的一些历史，即它具有记忆功能。 什么是时序逻辑 存储类型 锁存器和寄存器 Latch: 电平触发 锁存器(Latch） 基于Latch的时序电路 基于MUX的Latch 基于MUX的Latch的晶体管实现 基于MUX的Latch 寄存器 基于MUX的寄存器设计 带复位的寄存器 如何加入复位电路？ 真值表 复位值的保持 同步、异步？ 如何加入置位电路？ 复位、置位的优先级 同步、异步？ 时序参数 时序参数 降低时钟负载 避免时钟重叠 动态存储 Schmitt触发器 Schmitt触发器对噪声的抑制 CMOS Schmitt触发 单稳态电路 非稳态电路 压控振荡器(VCO) Review（1） 时序逻辑电路 输出不仅取决于当前的输入值，也取决于原先的输入值 时序逻辑电路的存储类型 静态：基于正反馈 动态：基于电容，降低复杂性、高性能、低功耗，抗干扰能力差，有最小刷新频率要求 锁存器 电平触发 正锁存器和负锁存器 寄存器 边沿触发 基于主从结构的上升沿触发器：由负锁存器和正锁存器构成 Review（2） 寄存器的时序参数 建立时间tsu：在时钟翻转之前输入数据必须有效的时间 保持时间thold：在时钟边沿之后输入数据必须仍然有效的时间 传播延时tc-q：输入端D的数据复制到输出端Q的延时 Review（3） 其他结构 单稳结构：只有一个稳定状态，可作脉冲发出器 非稳逻辑：无稳定状态，来回翻转，可做振荡器 施密特触发器：快速翻转，可抑制噪声 电流可控反相器型电压控制振荡器 * * 通用有限状态机FSM，由组合逻辑和寄存器组成，由寄存器保持系统的状态。 FSM的输出取决于当前输入和当前状态。它的下一状态由当前状态和当前输入决定并送到寄存器的输入。在时钟的上升沿，下一状态被复制到寄存