VHDL硬件描述语言基础..ppt

湖北众友科技EDA工作室 VHDL语言学习课件目录 第一章 VHDL简介 1.1 VHDL背景 1.2 VHDL的优点 1.3 VHDL与计算机语言的区别 1.4 VHDL与Verilog HDL的区别 1.4 VHDL设计过程 2.2实体（Entity） 2.2实体的格式 2.2实体端口的模式 2.2Out与Buffer的区别 2.3结构体（Architecture） 2.3结构体之行为描述 2.3结构体之数据流描述 2.3结构体之结构化描述 2.3三种描述方式的比较 2.4程序包与USE语句 2.4程序包与USE语句 2.4程序包与USE语句 2.4程序包与USE语句 2.4程序包与USE语句 2.5库（Library） 2.5库说明 2.5库说明 3.1VHDL标识符（Identifiers） 3.2VHDL数据对象（Data Objects） 3.2VHDL数据对象（Data Objects） 3.2VHDL数据对象（Data Objects） 3.2数据对象使用方法 3.2数据对象使用方法 3.2信号与变量的区别 3.3VHDL数据类型 3.3VHDL数据类型 3.3VHDL数据类型 3.3VHDL数据类型 3.3VHDL数据类型及子类型 3.4属性（Attributes） 3.4属性（Attributes） 3.5VHDL运算符 3.5VHDL运算符 4.1进程（Process) 4.1进程格式 4.1进程举例 4.1进程举例 4.2并行(Concurrent)语句 4.2布尔议程 4.2条件赋值 4.2例化语句 4.2顺序(Sequential)语句 4.2顺序语句 4.2顺序语句 4.2几种语句的比较 第五章元件及元件例化 5.1元件及元件例化实例 5.1元件及元件例化实例 5.1元件及元件例化实例 5.2参数化元件实例 5.2参数化元件实例 5.2参数化元件实例 5.3元件例化格式 第六章配置 6.1建立结构体 6.1建立结构体 6.1建立结构体 6.1建立结构体 6.2配置 第七章子程序 7.1子程序格式 7.2子程序举例 7.2子程序举例 7.3子程序总结 第八章VHDL的模板 8.1VHDL基本结构 8.2VHDL详细结构 8.2VHDL详细结构 8.2VHDL详细结构 第九章常见错误 9.1隐含触发器错误 9.2时钟处理 9.2时钟处理 第十章保留字 结束语 PROCESS (clk,nreset) BEGIN IF(nreset=0) THEN qcnt=(others=0); ELSIF (clkEVENT AND clk = 1) THEN if(ci=1) then qcnt=qcnt+1; end if; END IF; END PROCESS; END behave; ARCHITECTURE behave OF cntnbits IS constant allis1:std_logic_vector(cntwidth-1 downto 0):=(others=1); BEGIN co=1 when (qcnt=allis1 and ci=1) else 0; 常数“allis1 ”用于产生进位输出信号时的判断。它的值为各位都为‘1‘。此处，用了(others=1)赋值。(others=1)表示一个集合，集合中各元素用’，‘格开。表示各元素都为’1‘。others必须出现在集合的最后。 例： signal: sa:std_logic_vector(7 downto 0); sa=(‘1’,’0’,others=’1’) 其结果是给信号sa赋值“1011 1111 ”。 我们可看到在实体处增加了一行： generic(cntwidth:integer:=4); 该行定义了一个整数cntwidth并赋初值‘4‘，用它代替原来的