第八章可编程逻辑器件FPGA.ppt

mux21a仿真波形 选择编程器， 准备将设计 好的文件下 载到目标器 件中去 编程窗 Step9 编程下载/配置 在编程窗打开 的情况下选择 下载方式设置 选择此项下 载方式 下载（配置） 成功！ * 主要内容 什么是FPGA FPGA的典型应用 FPGA器件基本结构 FPGA电路设计与程序设计 FPGA设计流程 其它 * * * EDA 计算机辅助设计 工具软件 综合 Synplify 8 仿真 ActiveHDL 6 ModelSim 8 布局布线 芯片制造商 Product Quartus Altera ISE Xilinx Part4 * EDA软件供应商 Synopsys（新思科技） System_Studio Vera VCS …… Cadence …… Mentor Graphics ModelSim PADS …… Part4 * 课程结束 Part4 * * * 1、实际的物理电路抽象表述为实体，实体是VHDL中最重要的概念，它可以表示一个系统、一个电路板、一个芯片、一个单元或一个门电路。 2、结合实例看VHDL语言 * * 处理外围和处理内部的关系、直接和间接的关系 * * * * * * * STEP1：建立 工作库文件夹 STEP2：输入设计项目 VHDL文本代码 STEP3：存盘，注意文本取名 STEP4：将设计项 目设置成Project STEP5：选 择目标器件 STEP11： 硬件测试 STEP9：引脚 锁定并编译 STEP8：仿真测 试和波形分析 STEP7：建立仿 真波形文件 STEP6： 启动编译 STEP10：编程 下载/配置 VHDL文本输入设计流程 Step1 建立工作库文件夹 为设计全加器 新建一个文 件夹作工作库 文件夹名取为 My_prjct Step2 编辑输入并保存VHDL源文件 新建一个设 计文件 使用文本输入方 法设计，必须选择 打开文本编辑器 Step3 在文本编辑窗中输入VHDL文件及存盘 建立文本编辑器对话框 文本编辑窗 用键盘输入设计 文件：多路选择器 存盘文件名必须 取为：mux21a.vhd 注意，要存在 自己建立的 文件夹中 文件存盘后， 关键词将改变 颜色！否则文 件名一定有错！ Step4 将当前设计设定为工程 首先点击这里 然后选择此项， 将当前的原理图 设计文件设置成 工程 最后注意此路 径指向的改变 首先选择这里 器件系列选择 窗，选择ACEX1K 系列 根据实验板上的 目标器件型号选 择，如选EP1K30 注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示 出来 Step5 选目标器件 选择编译器 编译窗 Step6 编译及纠错 选择VHDL文本编译版本号和排错 选择此项 选择VHDL1993项 编译出错！ 确定设计文件中的错误 打开错误提示窗 错误所在 错误所在 改正错误 完成编译！ 首先选择此项， 为仿真测试新 建一个文件 Step7 建立波形文件 选择波形 编辑器文件 从SNF文件中 输入设计文件 的信号节点 点击“LIST” SNF文件中 的信号节点 用此键选择左窗 中需要的信号 进入右窗 最后点击“OK” 选择END TIME 调整仿真时间 区域。 选择65微秒 比较合适 设置输入信号‘a’ 的周期为2us 仿真波形文件 存盘！ 选择仿真器 运行仿真器 Step8 时序仿真 图 XC4000系列FPGA基本结构 CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB 可编程开关矩阵 可编程输入/输出模块IOB 互连资源ICR 可配置逻辑模块CLB FPGA器件基本结构 IOB提供内部逻辑阵列与外部引出线之间的编程接口； ICR经编程实现CLB与CLB以及CLB与IOB之间的互连。 可配置逻辑模块（CLB） 　　每个CLB由4个触发器（C）、两个独立的4输入组合逻辑函数发生器（F、G）和由数据选择器组成的内部控制电路（K）构成。 　　CLB有13个输入和4个输出，输入与输出可与CLB周围的互连资源相连，如图所示。 　　两个组合逻辑函数发生器F和G为查找表结构。其工作原理类似于用ROM实现多种逻辑函数，F和G的输入等效于ROM的地址码，通过查找ROM中的地址表，即可得到相应的组合逻辑函数输出。 图 CLB与互连资源互连关系 开关矩阵 开关矩阵 开关矩阵 开关矩阵 F4 C4 G4 Yout Y G3 C3 F3 G2 C2 F2 Xout G1 C1 K F1 X 互连资源 FPGA 的IOB结构 C1 1D Q 触发器 C1 1D Q 触发锁存器 延时 摆率控制 上拉/下拉电阻 VCC