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用系统级方法实现 SiP 设计 作者：Mamoru Kajihara 高级封装工程经理 NEC 电子 Han Park 高级封装工程经理 NEC 电子美国公司 本文详细描述了 SiP 的各种系统级设计方法和各自的应用领域，包括堆叠式芯片结构、相 邻解决方案、芯片叠加技术(CoC)以及三维通孔堆叠式结构。 关键词：SiP ，芯片叠加技术(CoC)，系统级芯片(SoC)，模拟，数字 蜂窝电话和数码相机的迅速普及以及它们对小型半导体封装尺寸的要求使得系统级封装 (SiP)解决方案变得越来越流行。但 SiP 的优势不仅仅在尺寸方面。因为每个功能芯片都可 以单独开发，而系统级芯片(SoC)必须作为大型的单芯片设计来开发，因此 SiP 具有比 SoC 更快的开发速度和更低的开发成本。 早在 2001 年，SiP 解决方案就建立在了功能芯片的基础上，这些功能芯片针对单芯片封装 经过验证、设计和尝试。但由于这些功能芯片原本是为芯片级封装而设计，这样的解决方案 在 SiP 开发中会产生严重的问题。因为当两个芯片进行堆叠时，它们的焊点经常无法对齐。 有时对应的焊点会位于这两个芯片相对的两侧，此时需要通过插入器进行信号布线。 通过多层封装插入器完成的信号连接有很大的缺陷。由于走线长度的增加，信号完整性会降 低。另外，封装插入器的成本也很高。为了克服这些缺点，设计工程师开发出了焊点位置适 合更短走线连接的 SiP 芯片。例如，存储器接口焊点放在逻辑芯片的上侧和下侧，连接到 外部引脚的信号焊点放在左右两侧。如果存储器芯片是长方形的，可以将焊点移到长度较短 的两条边上。然后就可以沿一个方向将逻辑芯片和存储器芯片堆叠起来，将存储器芯片的短 边连接到具有存储器接口焊点的逻辑芯片的上下两侧。 另外，当需要整合用不同晶圆工艺和不同代的加工工艺生产出来的芯片时，广泛使用相邻 SiP 封装技术。例如，在汽车应用中的相邻 SiP 就可能包含了采用逻辑晶圆制造工艺生产的 信号处理器和采用模拟晶圆制造工艺生产的实际驱动器芯片。在这种情况下，可以用新一代 晶圆工艺改善信号处理器的性能和成本，而驱动器芯片仍保持使用稳定的晶圆工艺，因为它 需要长期工作在 12V 电压下。由于新一代工艺不能处理更高的电压，这时SiP 就成了这种 芯片组合的最佳候选方法。 图：为了满足移动设备的性能、功耗和尺寸的要求，芯片叠加(CoC)方法不再采用金线连接，而是采用凸 块连接方式。 同时提供模拟和数字功能的封装解决方案还会引起另外一个问题。如果模拟芯片包含信号输 入接收器或输出驱动器功能，那么信号、幅度和极性首先要受数字芯片控制，然后通过模拟 芯片。这种组合通常是一种串行连接，通常模拟芯片尺寸要小于数字芯片。如果这些整合使 用堆叠式芯片结构，那么模拟芯片应放在数字芯片上面。 信号会从数字芯片焊点出来，通过与封装插入器相连接的信号线经过模拟芯片，这样信号就 可以在模拟和数字芯片间传输。此时相邻 SiP 是更好的选择。 芯片叠加技术 相邻 SiP 解决方案看起来很象以前的微型多芯片模块，但原始单芯片性能的提高要求增加 子芯片。SiP 中芯片堆叠的想法最初来自于缩小整体封装尺寸的要求。可以将数码相机当作 近来同时要求高性能和小尺寸的典型应用例子。目前流行的数码相机通常具有 500 万像素 传感器，但几年前典型的传感器只有 100 万像素，也即这几年来要求的性能提高了五倍， 同时要求降低所需功耗，确保目前数字相机有更长的电池寿命。为了满足这些看似矛盾的要 求，许多公司开发出了芯片叠加(CoC)技术。采用这种技术后，在逻辑和存储器芯片之间不 再采用金线连接，而是采用凸块连接方式。 由于逻辑芯片和存储器之间没有金线连接，因此信号数据传输速度能够变得更快。CoC 方 法也能降低功耗，并具有专用 I/O 缓冲。一般的双倍数据速率存储器总线上每个信号管脚焊 点要求 2.5V 信号摆幅、50mA 最大电流和 125mW 最大功率。当使用专用 I/O 缓冲时，与 传统 130nm 供电电压相同的 1.2V 信号摆幅将成为合适的选择。 由于 I/O 缓冲负载只是点到点连接，因此可能只使用十分之一的电流。最终，工作频率可以 提高五倍，电压降低一半，电流降到十分之一，功耗只有四分之一。另外一个额外好处是芯 片尺寸将变得更小。 随着用于逻辑芯片的新一代晶圆工艺的发展以及对更多存储容量需求的增长，存储器芯片尺 寸看起来将超过逻辑芯片尺寸。这意味着将没有裸露的焊点区域可以用来建立外部管脚用的