集成电路连接测试失效原因探讨.pdfVIP

集成电路连接测试失效原因探讨 李兴鸿赵俊萍李 鑫赵春荣林建京 a匕京微电子技术研究所，北京9243信箱，10(XY76，emaii：]ixh383@sina．com) 摘 要 本文对集成电路连接性测试的失效现象进行了描述，对连接测试失效的原因进行了探讨．指出导 致连接性失效的多种可能原因。 关键词 CMOS集成电路连接测试失效原因 1 CMOS集成电路的连接测试 在CMOS集成电路的测试流程中，一般要先进行连接性测试(也叫连通性测试)，以判断集成电路安 装是否正确，键合是否正常。在连接正常情况下再进行其它项目的测试。由于CMOS集成电路在一般情 况下I／O对电源或地通常连有保护二极管(至少可等效为二极管及附属结构)，所以可以利用二极管的正 向压降来判断连通性。测试过程是在I／O与电源或地之间加一个小的恒定电流，然后根据测出的电压值来 判断连接是否正常。一般情况下，I／O要对地或对电源进行测试以及电压值的大小和具体的I／O管脚与电 源或地之间的电路结构有关。这样的测试通常会得出I／O端对电源或地的电压在某一合理范围、偏高、偏 低、很高、很低五种结果。 电压值合适表明连接正常。其它状态都不正常，测试结果为失效。 对其它不正常状态，首先要对电路的110结构进行简单复查，检查是否是设置有误，比如假若输入端 对电源没有设计二极管保护结构，在输入和电源之间加电流(方向不计)测电压就会出现电压偏高或很高 (绝对值)的情况，貌似开路实际连接正常出现误判。具体情况要根据具体的电路结构来决定，不能简单 地根据经验来判断，要以实际的电路结构推算的为准。对与电路结构相关的测试结果的异常只要警惕还是 能很快判断出是否是测试条件不匹配的。 2连通测试低电压现象 在连接测试的过程中，我们也发现了一些不容易理解的失效模式。典型的就是连接测试时I／O对地有 时出现低电压(几十毫伏)的现象，表面上看像对地短路。我们对I／O结构进行了分析，正常情况下不应 该出现这种现象。 例如，在某FPGA的三温测试中我们发现，有时I／O端会出现对地短路的现象。 我们首先对失效电路在测试设备上进行复测，证实有对地短路情况。· 对测试数据进行分析，发现在接触测试时有的管脚的电压值非常高，例如加一100uA电流测试时，配 置电路接触测试的电压可高达一8V以上。在此时，FPGA主电路的某些管脚呈现一25mV到一70mV之间 的低电压，测试数据见表l，类似于其它ASIC的管脚对地短路的现象。 对这些电路用晶体管特性图示仪在低电压下进行管脚对地的I—V特性测试，发现I—v特性正常，有 截至区，并未出现短路现象。 测试设备上测试的结果与半导体参数测试仪测试的结果相反。 114 表1连接测试失效数据 连接测试条件：下限：一1．2V；上限：-200mV：施加电流：一lOOuA 序号 测试结果 测试程序名称 管脚 测试通道 实测值 O 眦 Con．．neg PAo 355 -8．2048V 9 眦 Con_．neg PA9 367 -8．2127V 57 FA几 Con_neg AH4 306 -25．5194mV 99 眦 Con．．ne$ AA30 238 —170．2362mV 106 FAIL Con__ne$ 嗡 317 -33．2497mV 126 nUL Con_ne$ AJl 3ll -，b．5907mV 146 FAIL Con_neg H33 328 -37．5704mV 样品开封后显微镜观察压焊丝和芯片表面情况正常，并未见烧毁或芯片表面的其它缺陷。 3连通测试低电压失效原因分析 首先，经过反复核对，确认测试设备的测试结果和管脚对地的I—V特性测试结果都正确。只是两个 结果从表面来看是矛盾的