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新型全数字 SPWM 波形发生器的设计与实现梁玉红湖北汽车工业学院（湖北十堰市 442002）摘要：本文介绍一种利用单片机、可编程逻辑器件 CPLD 和波形存储器 EPROM 组成基于 DDFS技术的高精度、宽变频高载波、全数字 SPWM 波形发生器。介绍 SPWM 波形的数字计算方法以及采用 CPLD 构成 DDFS 控制器和波形存储器 EPROM 实现的波形控制技术。关键词：SPWM 波形中图分类号：TM433DDFS CPLD文献标识码：A1、引言SPWM 逆变器具有输出波形中低次谐波含量低、噪声小等优点，已为交流传动、UPS 系统或变频调压电源普遍采用，在允许的范围内提高载波频率是充分发挥脉宽调制优越性的努力方向，而提高 PWM 数字信号的控制精度亦是改善输出波形质量的重要环节。目前，实现产生 SPWM 波形的电路有：（1）分立元件和集成运放构成的模拟控制电路；（2）专用模拟集成脉宽调制器，如 SG3524、SG3526、TL494 等；（3）通常与八位或十六位单片微机配套使用的专用 SPWM 数字信号发生器，如英国的 HEF4752、荷兰的 MKII、日本的 MB63H110 以及西门子公司新颖的 SLE4520 等；（4）用微机软件产生的数字 SPWM 电路。其中，数控电路的抗干扰能力明显优于模拟控制电路；但专用的集成电路芯片控制信号载波频率较低，且频率固定。专用软件编程的方法，由于受微机字长、运算速度等因素的影响，在载波频率较低，控制精度不高的系统中用微机控制较为方便，在高载波宽频领域中 R 可调整载波频率。本文给出的高性能、高载频、宽变频的全数字 SPWM 波形产生电路，采用单片机与可编程器件和波形存储器实现直接数字频率合成器（DDFS）产生载波频率高达 40KHZ 以上脉宽控制精度为 1us的 SPWM 控制信号，采用直接数字控制 DDFS 技术的操作速度仅为器件传输 ns 级速度，可输出设定的不同载波比下高精度 SPWM，而且用晶振产生时钟，频率准确稳定，频率分辩率高，具有极高的抗干扰能力。2、基于 DDFS 的 SPWM 数字波形发生器的设计原理直接数字频率合成技术 DDFS 要求按设置的频率对相位进行累加，以累加相位值作为地址码读取存放在存储器内的波形数据，经驱动电路得到所需波形，单片机通过输出不同的相位增量来实现对输出波形频率的控制，基于 DDFS 技术的 SPWM 发生器电路结构如图 1 所示。CPLD 可编程器件 EPM7128单 RXD片 TRD机串并转换相位增量寄存器向量累加器∑地址寄存器波形存储器ROMD/A驱动电路（PIR）可预置分频器图 1 DDFS-SPWM 发生器电路结构晶振 fc其中波形存储器 ROM 中存储 SPWM 波形数据，相位累加器产生的地址经地址寄存器（AR）送入 ROM，ROM 的波形数据和驱动电路 SPWM 波的频率与累加器的时钟和置入的相位增量有确定的线性关系，容易由单片机来实现任意小的频率步进控制，时钟由晶振产生，因而输出的 SPWM 频率有高的准确度和稳定性。基于 DDFS 技术的 SPWM 发生器设计的关键，在于用硬件构造一个多位累加器来实现相位的累加，电路结构较复杂。现代电子技术的发展，CPLD/FPGA 的广泛应用为这一类设计创造了良好的条件，使用 Altera 公司的 CPLD(EPM7128 SLC84—15)很容易实现所需的多位累加器，并能支持很高的时钟速率。特别是支持在系统编程（ISP），其开发软件 MAX—PULSⅡ使用方便。根据 DDFS 的原理，输出的 SPWM 信号频率 f0 与累加器时钟 fCLK、累加器位数 M、相位增量 N 的关系为：f0=(fCLK*N)/2M（1）为使 SPWM 波频率达到 43kfZ,采样点数达 240 点，则累加器时钟 fCLK 不小于 10.32MHZ，取晶振 频 率 fs=4.1943MHZ（ 即 222HZ），将 其 2.5 倍频 后 ， 即 可 满 足 累 加 器 时 钟 fCLK 的 需 要 ：fCLK=2.5fS=2.5*222=10*220HZ，完成实现 N=10 HZ 的步进调频，则10=fCLK/2M（2）由式（1）、式（2）得到 M=20，即累加器为 20bit，同时得到 SPWM 波频率与相位增量 N 的关系为：f0=10N（3）这样只要改变 N 的值，就可以准确地实现输出频率步进 10Hz 的控制方式。若输出的 SPWM 波为的频率 f0 最高达到 43KHZ，只须 N﹥43000/10=4300，而 213=8192，所以选择相位增量的位数为13bit，可实现数字 SPWM 波的输出频率大于 43KHZ。图 2 为 CPLD 实现的 DDFS 控制电路的顶层设计原理图，其中 PIR 为