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 NAND Flash 自测试减少测试时间的设计 周启侠* （上海交通大学微电子学院，上海 200240） 5 10 15 20 25 30 35 40 45 摘要：在 NAND Flash 测试的环节中，测试时间是影响测试成本的关键因素之一。本文提出 一种以页为导向的自测试设计方法，并采用混合“读”“写”方式，减少测试时间。试验结 果表明，对 16G-bit 的 NAND Flash 存储器进行测试，采用这种自测试所需测试时间，较传 统的以字宽为导向数据背景的方法进行测试，减少了 38.34%，能有效降低测试成本。 关键词：NAND Flash；自测试；测试时间 中图分类号：TN495 The Design on Built-In-Self-Test to Test Time Reduction for NAND Flash Qixia ZHOU (Microelectronic School, Shanghai Jiao Tong University, Shanghai 200240) Abstract: Testing Time is one of the key elements, which influence the testing cost in the round of NAND Flash test. This paper presents a kind of Built-In-Self-Test with oriented data backgrounds for NAND Flash. A mixed “read” and “write” techniques is also proposed to reduce the test time. The experimental results show that the proposed BISD for 16G-bit NAND Flash memory test reduce 38.34% testing time, which compared with the traditional word-oriented data backgrounds. It can reduce the testing cost effectively. Key words: NAND Flash; Built-In-Self-Test; Testing Time 0 引言 随着便携式电子产品，如：手机，数字相机，SD 卡，SSD 等市场的快速增长，NAND Flash 凭借其数据存储速度快、容量大、可擦除次数多等优势得到了迅猛的发展和广泛的应用。单 片容量已达到 128Gb ,可以通过采用多片 NAND Flash 并行存储来扩展容量，实现海量数据 存储[1]。但是，要设计出符合市场价格需求的低成本大容量 NAND Flash 存储器的设计方案， 依然需要面临众多挑战，测试就是其中之一。 NAND Flash 的容量越大，所消耗的测试时间就会越多，所产生测试成本就会越高。因 此，减少 NAND Flash 可靠性测试的时间[2]，降低测试成本，已是当前 Flash 行业研究的热 点问题之一。 Flash 存储器的可靠性测试，主要包括有三个方面：“擦除（Erase）”扰乱测试，“写 入（Program）”扰乱测试，“读出（Read）”扰乱测试。也就是在不同电压，温度等环境 下，对存储器芯片进行“擦”、“写”、“读”等扰乱性实验，考验芯片的可靠性。NAND Flash 是以浮栅门（Floating Gate）晶体管电子数分布状态作为核心功能控制的存储器件， “擦”的最小单位是一个块（Block），“读”、“写”最小单位是一页“Page”，因此， 传统的 RAM 测试技术，例如 March 测试算法结构[3]，不能直接适应在 NAND Flash 测试中。 从物理建模的角度出发，DC-P（DC-Programming），DC-E（DC-Erasure），DD（Drain Disturbance）三种扰乱性测试的算法被提出[4]，另外，基于 March 算法的一下变体架构设 计，如 CF Class1 与 Class2 测试模型[5]，基于 March X 算法的 SRAM BIST 设计[6]，基于 March FT 算法的 BIST 设计[7][8]等相关技术被相继提出，虽然这些设计能有效地提高 NAND Flash 的测试覆盖率，但是，并未有效地减少测试时间。 本文基于 March 算法，提出一种类似于 Match 算法的 NAND Flash 自测试（BIST）架 构，该模型能兼容 8 位（I/O[0: 7]）或 16 位（I/O[0:15]）数据输