实验三 逻辑电路及状态机的VHDL设计.docVIP

实验三 逻辑电路及状态机的VHDL设计 实验目的： 1. 熟悉电路的文本输入及VHDL语言的编写及应用 2. 掌握状态机的设计方法及理解状态跳转 3.学习设计计数器及根据状态跳转设计符合要求的状态机 二、实验内容： 1．设计一个可逆计数器 2. 根据以下状态跳转设计出符合要求的状态机 要求:(1)初始状态为s0. (2)每个状态里输出q要与状态对应 具体如下： (一) 在File彩单下选择New选项，然后选择Text Editor file后，单击OK按钮，出现文本编辑框。 输入以下程序 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY count IS PORT( clk:IN std_logic; en:IN std_logic; q:OUT std_logic_vector(3 DOWNTO 0) ); END count; ARCHITECTURE behave OF count IS SIGNAL qn:std_logic_vector(3 downto 0); BEGIN PROCESS(clk) BEGIN IF(clkevent AND clk=1) THEN IF en=1 THEN qn=qn+1; ELSE qn=qn-1; END IF; END IF; q=qn; END PROCESS; END behave; 结果如下图： （二）1．在File彩单下选择New选项，然后选择Text Editor file后，单击OK按钮，出现文本编辑框。 输入以下程序 Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity zhuangtaiji is port(in1 , cp , rst : in std_logic; q: out std_logic ); end zhuangtaiji ; architecture ar_30 of zhuangtaiji is type state_1 is (s0,s1,s2); signal n_state:state_1; begin process(cp,rst) begin if rst =1 then n_state=s1; elsif cp event and cp=1 then case n_state is when s0=if in1=1 then n_state=s1; q=0; else n_state=s0; q=0; end if; when s1=if in1=1 then n_state=s2; q=1; else n_state=s0; q=0; end if; when s2=if in1=1 then n_state=s2; q=1; else n_state=s0; q=0; end if; end case; end if; end process; end ar_30; 结果如下图： 心得体会： 经过此次实验，知道文件的命名规则和书写阿拉伯数字的注意事项；再次练习了VHDL语言的使用。 1