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返回第26页，共75页，星期日，2025年，2月5日四位二进制可逆计数器CT74193输入 输出 CPUCPDR LDABCD QA QBQCQD φφ1 φφφφφ0 0 0 0 φφ00ABCDA B C D ↑101φφφφ加 法 计 数 1↑01φφφφ减 法 计 数 1101φφφφ 保 持 CT74193功能表第27页，共75页，星期日，2025年，2月5日四位二进制可逆计数器CT74193D?A:高位?低位CPU，CPD:双时钟输入R:异步清除,高电平有效LD:异步预置,低电平有效QD?QA:高位?低位（一）、逻辑符号加到最大值时产生进位信号QCC=0减到最大值时产生借位信号QDD=0返回第28页，共75页，星期日，2025年，2月5日二、同步十进制计数器自阅教材P250～255同步十进制加法计数器74160，功能与74161相同，不同之处是74161是十六进制。同步十进制可逆计数器74190，功能与74191相同，不同之处是74191是十六进制返回第29页，共75页，星期日，2025年，2月5日3、异步计数器二、异步十进制计数器一、异步二进制计数器三、异步二—十进制计数器第30页，共75页，星期日，2025年，2月5日一、异步二进制计数器（1）异步二进制加法计数器的构成方法方法：若使用下降沿动作的T‘触发器，将低位触发器的Q端接至高位触发器的时钟输入端。用上沿触发的T‘触发器，将低位触发器的端接至高位触发器的时钟输入端。第31页，共75页，星期日，2025年，2月5日一、异步二进制计数器（2）异步二进制减法计数器的构成方法方法：若使用下降沿动作的T‘触发器，将低位触发器的端接至高位触发器的时钟输入端。用上沿触发的T‘触发器，将低位触发器的Q端接至高位触发器的时钟输入端。第32页，共75页，星期日，2025年，2月5日异步二进制计数器的构成方法将低位触发器的一个输出端接至高位触发器的时钟输入端。用下降沿动作的T‘触发器时，加法计数器以Q端为输出端；减法计数器以端为输出端。用上沿触发的T‘触发器，加法计数器以端为输出端；减法计数器以Q端为输出端。目前常见的异步二进制加法计数器产品有：4位：74LS293、74LS393、74HC3937位：CC4024 12位：CC4040 14位：CC4060第33页，共75页，星期日，2025年，2月5日二、异步十进制计数器构成思想：如何使4位二进制计数器在计数过程中跳过从1010到1111六个状态。优点：结构简单缺点：工作频率低；电路状态译码时存在竞争—冒险现象。第34页，共75页，星期日，2025年，2月5日应用实例：74LS290第35页，共75页，星期日，2025年，2月5日输入 输出
CPR0（1）R0（2）S9（1）S9（2）QA QBQCQD
Φ 1 1 0 Φ 0 000 1 1Φ0 0 000 ΦΦ 1 1 1 001 ↓ Φ 0 Φ0 计数 0Φ 0Φ 0Φ Φ 0 Φ 0 0Φ 异步计数器CT74290第36页，共75页，星期日，2025年，2月5日异步计数器CT74290(1)触发器A：模2CPA入QA出(2)触发器B、C、D：模5异步计数器CPB入QD?QB出CPA、CPB:
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