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数字电子技术基础_国防科技大学中国大学mooc章节课后测试答案期末考试题库2024年

用二－五－十进制异步计数器74290构成如图所示电路，其模为。【图片】

答案:7

用4位同步二进制加法计数器74LS161构成如图所示电路，其模为。【图片】

答案:10

由8级触发器构成的十进制计数器的最大模值为。

答案:100

某寄存器由D触发器构成，有4位代码要存储，此寄存器至少须有个触发器。

答案:4

一个五位二进制加法计数器，由00000状态开始，经过169个输入脉冲后，此计数器的状态为。

答案:1001

用中规模十进制加法计数器74LS160和八选一数据选择器74LS151构成如图所示电路，则经过10个CP后，输出F=。【图片】

答案:1010110111

是用来产生一组按照事先规定的顺序脉冲的电路。

答案:顺序脉冲发生器##%_YZPRLFH_%##节拍脉冲发生器

通过级联方法，把三片4位二进制计数器74LS161连接成为多位二进制计数器后，其最大模值是。

答案:4096

可以用来暂时存放数据的器件叫。

答案:寄存器

时序逻辑电路存储电路部分产生的竞争——冒险现象一般认为总是发生在（同步/异步）时序逻辑电路部分。

答案:异步

一般地说，模值相同的同步计数器比异步计数器的结构简单，工作速度快。

答案:错误

所谓分频，即把脉冲串的频率由高分低，使输出信号的频率比输入信号的频率低。

答案:正确

构成模值为256的二进制计数器，需要级触发器。

答案:8

异步计数器设计时，比同步计数器设计多增加的设计步骤是。

答案:求时钟方程

已知Q3Q2Q1Q0为同步十进制计数器的触发器输出，若以Q3做进位，则其周期和正脉冲宽度是。

答案:10个CP脉冲，正脉冲宽度为2个CP周期

由3级触发器构成的环形和扭环形计数器的计数模值依次为。

答案:3和6

由10级触发器构成的二进制计数器，其最大模值为。

答案:1024

下图所示电路的逻辑功能描述正确的是（设各触发器初态为0）。【图片】

答案:每来5个时钟脉冲L亮一次，即模5计数器电路，且有自启动能力。

下图为74LS161和7485组成的计数分频电路，则该计数器的模值为。【图片】

答案:6

JK触发器功能很强，辅以简单设计，它就能够实现以下触发器的逻辑功能。

答案:RS触发器_D触发器_T’触发器_T触发器

描述触发器逻辑功能的方式包括。

答案:特性表_特征方程_状态转换图_时序图

下图所示是用维持阻塞结构D触发器组成的脉冲分频电路。则下列描述正确的是。【图片】

答案:Y是CP的1.5分频_Y的周期是CP周期的1.5倍

下列电路中，可以实现【图片】。【图片】

答案:1_2_3

下列描述正确的是。

答案:同步触发器的动作特点是在CP=1（高电平期间）的全部时间内，S、R、D、J、K、T等数据输入端的变化可引起触发器状态发生相应变化，因此常被称为电平触发器。_边沿触发器的动作特点是触发器的输出状态仅仅取决于CP脉冲上边沿或下边沿到来时的S、R、D、J、K、T等输入状态，在此前或之后，输入状态的变化对输出状态均无影响。_基本RS-FF(SR锁存器)是构成各种高性能触发器的基本单元。

下列触发器有可能发生空翻现象。

答案:同步RS触发器_同步D触发器_同步JK触发器

下列存在约束条件的触发器包括。

答案:SR锁存器

下列MSI器件可有效实现组合逻辑函数。

答案:数据分配器_译码器

下列不属于组合逻辑电路。

答案:寄存器_序列信号发生器_环形计数器

3线－8译码器74LS138接通电源后，无论地址输入端怎样变化，输出均被封锁在高电平，则其原因可能是：

答案:片选端未有效接低电平_片选端未有效接地_片选端S1未有效接高电平

下列属于组合逻辑电路。

答案:比较器_数据分配器_译码器

下列可以惟一描述一个组合逻辑电路的方式包括。

答案:卡诺图_真值表

CMOS门电路多余输入端可以处理。

答案:接高电平_接地_与其它输入端并联

CMOS门电路如图所示，其中可以实现Y=A的逻辑电路有：【图片】

答案:c_a_d

TTL门电路如图所示，其中可以实现Y=0的逻辑电路有：,已知关门电阻Roff=0.91kΩ，开门电阻Ron=1.93kΩ。【图片】

答案:b_c

CMOS门电路如图所示，其中可以实现Y=1的逻辑电路有。【图片】

答案:d_c_a

同步计数器是指的计数器。

答案:各触发器时钟端连在一起，统一由系统时钟控制

同一种逻辑功能的触发器可以用不同的电路结构实现。反过来说，用同一种电路结构形式可以做成不同逻辑功能的触发器。

答案:正确

触发器逻辑功能的基本特点是可以保存1位二值（0或1）信息。

答案:正确

边沿触发器的次态仅取决于CP信号的边沿到达时输入的逻