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PAGE PAGE 1 vhdl语言,vhdl语言优点 - 电子技术 VHDL语言是一种用于电路设计的高级语言。它在80年月的后期消灭。最初是由美国国防部开发出来供美军用来提高设计的牢靠性和缩减开发周期的一种使用范围较小的设计语言 。  VHDL翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。  VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有很多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是格外类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不行视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 优势 （1）与其他的硬件描述语言相比，VHDL具有更强的行为描述力量，从而打算了他成为系统设计领域最佳的硬件描述语言。强大的行为描述力量是避开具体的器件结构，从规律行为上描述和设计大规模电子系统的重要保证。 （2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。  （3）VHDL语句的行为描述力量和程序结构打算了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必需有多人甚至多个代发组共同并行工作才能实现。  （4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行规律综合和优化，并自动的把VHDL描述设计转变成门级网表。  （5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。