VHDL语言程序的基本结构 电子技术 .docxVIP

PAGE PAGE 1 VHDL语言程序的基本结构 - 电子技术 一、VHDL语言设计的基本单元及其构成l 构造体的组织l 例entity COUNTER3 isport( clk: in bit; reset : in bit;  count: out integer range 0 to 7); end COUNTER3;architecture MY_ARCH of COUNTER3 issignal count_tmp : integer range 0 to 7;begin process  begin  wait until (clkevent and clk=1);  if reset=1 or count_tmp =7 then  count_tmp=0;  else  count_tmp=count_tmp + 1;  end if;  end process;  count=count_tmp; end MY_ARCH;注：构造体中的信号和常数名不能与实体端口名相同。二、语言结构体的子结构描述1. block语句结构l 语句结构：块结构名：block begin  .  .  . end block 块结构名；2. 进程(process)语句结构l 进程语句的结构:［进程名］：process（信号１，信号２，……） ｛说明　内部变量｝ begin　　｛挨次语句｝　 end process; l 进程的组织l 功能独立的电路可用进程来描述l 进程中语句的挨次性l 进程的启动*敏感表*敏感表中信号的变化将启动进程语句*启动后，语句从上到下逐句执行，最终一个语句执行完毕后，返回进程开头的语句，等待下一次敏感表的变化。l 进程的同步描述同一结构体中有多个进程存在时，进程之间可一边进行通信，一边并行同步执行。３．子程序(subprogram)语句结构描述 两种类型：过程（procedure）  函数 (function) l 过程语句结构：procedure 过程名（参数1，参数2，…） is [定义语句]； begin [挨次处理语句]； end 过程名；*参数可以是输入也可以是输出*例： 将位矢量转换为整数procedure vector_to_int (z : in std_logic_vector;  x_flag : out boolean;  q : inout integer) is begin q:=0;  x_flag:=false;  for i in z range loop  q:=q*2;  if (z(i)=1) then  q:=q+1;  elsif(z(i)/=0) then  x_flag:=true;  end if;  end loop; end vector_to_int;循环次数由z的位数打算，z(0)为最高位。l 函数语句结构：function 函数名（参数1，参数2，…） return 数据类型名 is  [定义语句]； begin [挨次处理语句]；  return 返回变量名 end 函数名；*参数为输入参数*通常集中在包集合中 *例：将boolean型信号转换到 bit型 function b12bit(a: Boolean) return BIT is begin  if a then  return 1;  else  return 0;  end if;  end b12bit; 三、包集合、库与配置１．库库（Library）是经编译后的数据的集合，库说明总是放在设计单元的最前面。1） 库的种类：l IEEE 库 包含：STD_LOGIC_1164  STD_LOGIC_ARITH  STD_LOGIC_UNSIGNED l STD库 包含：STANDARD包集合  TEXTIO 包集合  TEXTIO 包集合使用例： LIBRARY STD；USE STD.TEXTIO. ALL；l ASIC矢量库各公司供应的ASIC称规律门库l WORK 库为现行作业库，存放设计者的VHDL语言程序l 用户定义的库用户为自身设计需要所开发的共用包集合和实体。2） 库的使用l 除WORK、STD库外，首先要说明。格式： library [库名];  use [库名.包名.项目名]; 例： library ieee;  use ieee.std_logic_1164.all; l 库说明的作用范围：从