集成电路封装可靠性与失效分析.pdfVIP

维普资讯 L一 封装测试 熙 江苏长电科技 IC总厂副厂长 郭小伟 集成 电路封装在设计过程的 ●引脚与引脚之间在胶体 内部分，离层相连的 中可靠性考虑 面积不可超过胶体正面面积的20％或引脚通过离层 相连的脚数不可超过引脚总数的 l／5； 封装工艺控制要关注的方面如下： ● 芯片四周导 电胶造成的离层在做可靠性试 1、集成电路封装中球焊后金线拉力最低要求应 验通过或做 Bscan时未超出芯片高度的2／3不判为 该考虑金线在塑封时的受力情况和运输及操作时的 不合格 ； 合理振动 ● 判断超声 图片时要以波形为准，要注意对颜 金线在塑封时的受力不仅与金线的长度 、直径 色黑白异常区域的波形检查。下面的图片均为不正 有关 ，还与塑封料的粘度 、塑封时的注射速度有关 ， 常 ： 并与塑封产品的几何尺寸 、注胶 口的形状和尺寸等 诸多因素有关。应该按照不同封装形式的产品给出 球焊后金线拉力最低要求 ，并给出最佳的范围。 下面是我们对不 同封装类别 (均指传统模要 集成 电路封装常用 求)拉力的模拟计算结果(部分内容) 可靠性试验对应的缺点项 目 在实际工艺标准控制 中对 25微米的金线拉力 下限我们建议通常可以是 5g。 集成电路封装常用可靠性试验对应的缺点项 目 如表 1所示。 封装类别 SOP8 ∞Y15 SOP20 S0P2g $0P28 BIP8 D工Pl4 DIP16 L 基小拉力苕白薹棠度 l25 2ll 3，3S 4l4 42 3 43了 443 集成 电路封装失效分 析的常规流程 2、超声图片观察和判断 ： 1．接受分析请求 ； ● 芯片表面不可有离层 ； 2．在数据库 中登记 ； ● 镀银脚精压区域不可有离层； 3．收集相关的信息； ● 产品内部不可有进水后离层图像 (图形上表 4．对失效的产品确认 ； 现该有图像却隐隐约约或 同被划伤的痕迹)； 5．对漏电流超差的产品在 125℃～l50℃的温度 维普资讯 ■ r————————————————————————————一 一 I _ clhaInIeg-州 封王lJ装衣测试风 ’ 表 1 丝 、球脱 、点脱 ； 试冀 m so r曲nily 囊蠢叠热 疆厦冲击 快速疆度蔓 矗厚性 ‘嗣 TcT 礞 I罐t 蠢疆醒 僵 ● C—SAM，检