数字逻辑与EDA设计实验4-8实验报告.docx

文档来源为 : 文档来源为 :从网络收集整理 .word 版本可编辑 .欢迎下载支持 . 0文档来源为 0文档来源为 :从网络收集整理 .word 版本可编辑 . 1、 熟悉 EDA 工具的使用；仿真基本门电路。 2、 仿真组合逻辑电路。 3、 仿真时序逻辑电路。 4、 基本门电路、组合电路和时序电路的程序烧录及验证。 5、 数字逻辑综合设计仿真及验证。 PAGE 10 PAGE 10文档来源为 :从网络收集整理 .word 版本可编辑 . 1、基本门电路 实验报告 一、实验目的 1、了解基于 Verilog 的基本门电路的设计及其验证。 2、熟悉利用 EDA 工具进行设计及仿真的流程。 3、学习针对实际门电路芯片 74HC00、74HC02、74HC04、74HC08、74HC32、74HC86 进行 VerilogHDL 设计的方法。 二、实验环境 Libero 仿真软件。 三、实验内容 1、掌握 Libero 软件的使用方法。 2、进行针对 74 系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、 测试平台代码（可自行编程），完成 74HC00、74HC02、74HC04、 74HC08、74HC32、74HC86 相应的设计、综合及仿真。 4、提交针对 74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任．选．一．个．）的综合结果， 以及相应的仿真结果。 四、实验结果和数据处理 1、所．有．模块及测试平台代码清单 //74HC00 代码-与非 // 74HC00.v module HC00(DataA, DataB,Y); input [3:0]DataA,DataB; output [3:0]Y; assign Y=~(AB); endmodule //74HC00 测试平台代码 // testbench.v `timescale 1ns/1ns module testbench(); reg [4:1] a,b; wire [4:1] y; HC00 u1(a,b,y); initial begin a=4b0000;b=4b0001; #10 b=b1; endmodule  end #10 b=b1; #10 b=b1; a=4b1111;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; //74HC02 代码-或非 module HC02(A,B,Y); input [4:1]A,B; output [4:1]Y; assign Y=~(A|B); endmodule //74HC04 代码-非module HC04(A,Y); input [4:1]A; output [4:1]Y; assign Y=~A; endmodule //74HC08 代码-与module HC08(A,B,Y); input [4:1]A,B; output [4:1]Y; assign Y=AB; endmodule //74HC32 代码-或module HC32(A,B,Y); input [4:1]A,B; output [4:1]Y; assign Y=A|B; endmodule //74HC86 代码-异或module HC86(A,B,Y); input [4:1]A,B; output [4:1]Y; assign Y=A^B; endmodule /门电路测试平台代码 // testbench.v `timescale 1ns/1ns module testbench(); reg [4:1] a,b; wire [4:1] y; HC00 test(a,b,y); initial begin a=4b0000;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; a=4b1111;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; end endmodule 2、第一次仿真结果（ 任．选．一．个．门．，．请．注．明．，．插．入．截．图．，．下．同． ）。（将波形窗口背景设为 白．色．，调整窗口 至合适大小，使波形能完整显示，对窗口 截．图．。后面实验中的仿真使用相同方法处理） 与非门： 3、综合结果（ 截．图．）。（将相关窗口调至合适大小，使 RTL 图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理） 与非门： 4、第二次仿真结果（综合后） （截．图．）。回答输出信号是否有延迟，延迟时间约为多少？ 与非门： 输出信号有延迟，延迟时间约为 300ps 延迟 300ps 5、第三次仿真结果（布局布线后） （截．图．）。回答输出信号是否有延迟，