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第十章 设计与优化设计与优化设计与优化的重要思想设计与优化的重要概念跨时钟域的信号处理 设计与优化的重要思想 设计与优化的重要思想数字系统设计与优化的重要思想： 先设计模块电路后设计代码，设计者须明确每一段代码生成的电路，否则优化无从谈起。设计与优化的重要思想下面以一个简单的设计阐明这一思想：例:全加器设计（FPGA） 逻辑函数： Si=Ai⊕Bi⊕Ci-1 Ci=AiBi+Ci-1(Ai⊕Bi) VHDL代码： tmp = Ai xor Bi ; Si= tmp xor Ci-1 ; Ci= (Ai and Bi) or (Ci-1 and tmp) ; 设计与优化的重要思想如上述设计的全加器，若Ci 和Si做同或运算时：=F设计与优化的重要思想如上述设计的全加器，若Ci 和Si做同或运算时：将产生竞争冒险现象SiCiF理论波形实际波形设计与优化的重要思想消除上述全加器竞争冒险现象： 逻辑函数 Si=Ai⊕Bi⊕Ci-1 将：Ci=AiBi+Ci-1(Ai⊕Bi) 改为： Ci=AiBi + BiCi-1 + AiCi-1 VHDL代码 Si = Ai xor Bi xor Ci-1； Ci =（Ai and Bi）or（Bi and Ci-1）or（Ai and Ci-1）；设计与优化的重要思想 严格的说，VHDL代码不是程序。VHDL既称为硬件描述语言，则VHDL主要用于设计描述硬线电路以及对设计的抽象仿真。那么，对于一个数字系统设计者来说，能够将所设计的代码映射为相应的硬线电路是必须具备的能力。 下面以寄存器的引入为例详细阐述：寄存器的引入方法1. 触发器的引入：简单来说，寄存器的引入方法有一下几点：条件涵盖不完整的if语句会产生触发器条件涵盖不完整的case语句会产生触发器以下通过几个例子来说明。寄存器的引入方法1. 触发器的引入：ENTITY DFF ISPORT(clk:in std_logic; y:out std_logic);END DFF;ARCHITECTURE BEHAV OF DFF ISBEGINPROCESS(clk)BEGIN IF (clk’event AND clk=‘1’) THEN y=a; END IF;END PROCESS;寄存器的引入方法1. 触发器的引入：ENTITY DFF ISPORT(clk:in std_logic; y:out std_logic);END DFF;ARCHITECTURE BEHAV OF DFF ISBEGINPROCESS(clk) BEGIN IF (rising_edge(clk)) THENy=a; END IF;END PROCESS;点评：此时clk必须为std_logic类型。寄存器的引入方法1. 触发器的引入：ENTITY DFF ISPORT(clk:in std_logic; y:out std_logic);END DFF;ARCHITECTURE BEHAV OF DFF ISBEGINPROCESSBEGIN WAIT UNTIL clk’evnt ANDclk=‘1’; y=a;END PROCESS;点评： Wait语句必须放在进程的首部或尾部，并且一个进程中的wait语句不能超过一个。寄存器的引入方法1. 触发器的引入：ENTITY DFF ISPORT(clk:in std_logic; y:out std_logic);END DFF;ARCHITECTURE BEHAV OF DFF ISBEGINPROCESS(clk)BEGIN IF clk=‘1’ THEN y=a; END IF;END PROCESS;点评：因为要启动进程必须要clk发生跳变，且仅当clk=‘1’时赋值才有效。所以综合后是一个D触发器。寄存器的引入方法1. 触发器的引入：上例中用到了条件涵盖不完整的if语句形成触发器，当if语句涵盖完整时，综合后形成一般的组合逻辑。而以下为涵盖完整的if语句。PROCESS (clk,a,b)BEGIN IF clk=‘1’ THEN y=a; ELSE y=b; END IF ; END PROCESS;点评：if语句条件完全覆盖，产生一个2选1的多路选择器。寄存器的引入方法以下例子为条件涵盖不完整的case语句引入寄存器的方法。PROCESS( state, inA, inB) BEGIN CASE state IS WHEN s0 = outA=‘1’; --没有对outB赋值，所以outB保持原值 WHEN s1 = outA=inB ; outB=‘1’; WHEN s2 = outB=inA; --没有对outA赋值，所以outA保持原值 END