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PAGE PAGE 2 题目 电子技术课程设计 PAGE 1 电子技术课程设计报告 电子技术课程设计报告 设计课题： 篮球竞赛24秒定时电路 姓 名： 张立山 陈正炎 李讯文 学 号：083521040 083521038 083521030 专 业：电气工程及其自动化 指导老师：刘芳梅 设计时间：2010年 05月22日～ 05月30日电子与 电子与信息工程学院 目 录 TOC \o 1-3 \h \z \u 1. 设计任务与要求 1 2. 设计方案 1 3. 设计原理与电路 1 4. 电路的组装与调试 1 5. 设计总结 1 6. 附 录 2 7. 参考文献 2 题目 电子技术课程设计 PAGE 5 篮球竞赛24秒定时电路 设计任务与要求 设计一个24秒计时电路，并具有时间显示的功能。 设置外部操作开关，控制计时器的直接清零、启动和暂停／连续计时。 要求计时电路递减计时，每隔1秒钟，计时器减1。 当计时器递减计时到零（即定时时间到）时，显示器上显示00，同时发出光电报警信号。 设计方案 分析要求，画出原理框图 24秒定时器的总体参考方案框图如图11-1所示。它包括秒脉冲发生器、计数器、译码显示电路、报警电路和辅助时序控制电路(简称控制电路)等五个部分组成。其中计数器和控制电路是系统的主要部分。计数器完成24秒计时功能，而控制电路完成计数器的直接清零、启动计数、暂停／连续计数、译码显示电路的显示与灭灯、定时时间到报警等功能。 秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不太高，电路可采用555集成电路或由TTL与非门组成的多谐振荡器构成。 译码显示电路用CD4048和共阴极七段LED显示器组成。报警电路在实验中可用发光二极管代替。 设计原理与电路 1.单元电路设计 (1)8421BCD码递减计数器 计数器选用中规模集成电路CD40l92进行设计较为简便，CD40l92是十进制可编程同步加／减计数器，它采用8421码二—十进制编码，并具有直接清零、置数、加／减计数功能。图11-2是CD40l92的管脚排列图，图11-3是时序波形图。图中CPU、CPD分别是加计数、减计数的时钟脉冲输入端(上升沿有效)。 表11-1 CD40l92的功能表 CPU CPD R 操作 × × 0 0 置数 ↑ 1 1 0 加计数 1 ↑ 1 0 减计数 × × × 1 清零 是异步并行置数控制端(低电平有效)， 、分别是进位、借位输出端(低电平有效)，R是异步清除端(清零)，D4～D1是并行数据输入端，Q4～Q1是输出端。 表11-2CD40l92的功能测试 计数脉冲 R CPU CPD Q4 Q3 Q2 Q1 1 0 × × 0 2 0 ↑ 1 1 3 0 ↑ 1 1 4 0 ↑ 1 1 5 0 × × 0 6 0 1 ↑ 1 7 0 1 ↑ 1 8 0 1 ↑ 1 9 0 1 ↑ 1 10 1 × × × CD40l92的功能表见表11-1所示。CD40l92的工作原理是：当=l，R=0时，若时钟脉冲加入到CPU端，且CPD=1，则计数器在预置数的基础上完成加计数跳变脉冲；当加计数到9时，端发出进位下跳变脉冲。若时钟脉冲加入到CPD端，且CPU=1，则计数器在预置数的基础上完成减计数功能，当减计数到0时, 端发出借位下跳变脉冲。 由CD40l92构成的三十进制递减计数器如图11-4所示，其预置数为N=(0010 0100)8421BCD=(24)l0。它的计数原理是：只有当低位1端发出借位脉冲时，高位计数器才作减计数。当高、低位计数器处于全零，且CPD为0时，置数端2=0，计数器完成并行置数，在CPD端的输入时钟脉冲作用下，计数器再次进入下一循环减计数。 (2)辅助时序控制电路 为了保证系统的设计要求，在设计控制电路时，应正确处理各个信号之间的时序关系。从系统的设计要求可知，控制电路要完成以下四项功能： ①操作“直接清零”开关时，要求计数器清零。 ②闭合“启动”开关时，计数器应完成置数