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有符号5位整数乘法器设计与制作 论文 指导老师 专业： 姓名： 学号： 目录 摘要 3 一．设计方案与比较 3 二．系统整体设计 5 （一）整体设计 5 （二）模块设计 6 输入模块 6 乘法模块 7 选择模块 7 符号显示模块 9 进制转换模块 10 显示模块 11 三．设计中遇到的问题及解决方法 14 四．设计心得及建议 14 五．参考文献 14 摘要 本设计以ALTERA公司开发的MAX+PLUS2软件为平台，以VHDL语言混合部分Verilog HDL语言为开发语言，利用MAX+PLUS2软件进行可编程逻辑器件设计，运用移位相加的原理，完成有符号5位整数乘法器的逻辑仿真功能，并下载到实验箱进行调试和验证所设计的乘法器的功能。 关键词：有符号5位整数乘法器 移位相加 MAX+PLUS2 VHDL语言 一、方案设计与比较 开发语言的选择 方案一：采用VHDL语言。 VHDL语言具有较强的行为描述能力，对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。但VHDL在描述门电路的能力上却不如VeriologHDL语言。 方案二：采用VerilogHDL语言 VerilogHDL语言是一种广泛的硬件描述语言，可用于从算法，门级到开关的多种抽象层次的数字系统设计。VerilogHDL语言在高级描述方面不如VHDL。 由于一直准备的是VHDL语言，所以主要选择VHDL,但在设计数据转换模块的设计时，选择了VerilogHDL语言，节省了空间。 乘法器实现方法的设计 移位相加法 两个二进制数相乘如十进制数相乘一样。如图1为四位数做徒手乘法运算图。首先由右至左一次检查乘数位是否为1，如为1，将被乘数做适当的移位至适当的位置；如为0，将0放置适当位置。其次将所有移位被乘数求和就为所求子积。图2为乘法器采用相似方法进行计算时的情形，利用累加器来完成，即每一步中一个4位加法器可用来计算其新的部分乘积。 图1 徒手乘法 图2 乘法器 三、系统整体设计 基本要求：设计一个两个5位数相乘的乘法器。用发光二极管显示输入数值，用7段显示器显示十进制结果。乘数和被乘数分两次输入。扩展部分：在输入乘数和被乘数时，要求显示十进制输入数据。输入显示和计算结果显示，采用分时显示方式进行，可参见计算器的显示功能。 （一）整体设计 首先通过实验箱输入5为二进制数，首位为符号位，通过输入端使符号位与数值位分开，将数值输入乘法器，并在脉冲上升沿进行操作控制，设乘数为A（不包括符号位）由右至左依次检查数位是否为1，如为1，将被乘数输入乘法模块进行选择输出，并将乘数低位舍去；如为0，输入CHOOSE模块为0占位，每次输入乘法块的数结果都向左移一位。其次将所有移位数求和就为所求积，利用累加器来完成，通过二进制转化十进制进行输出，输入到显示数码管显示。符号位利用一个或非门实现两数相乘时符号的变化并用数码管显示在输出的高位。 设计的思路框图如下： 整体模块如下： 仿真整体波形如下： （二）模块设计 输入模块 输入模块选择了有八位D触发器构成的8dff，输入模块图形及功能表如下： 乘法模块 接收由输入模块传进来的数据，定义5个变量R,T,H,S,Q分别从低到高判断乘数B每位是否为零，若不为零，将被乘数A赋值给变量R,T,H,S，若为零则赋值0，并且