以太网帧检测电路设计.docVIP

辽东学院信息技术学院 《可编程逻辑器件原理及应用学生姓名班 级： 专 业： 指导教师： 年 【】关键词： 目录 引 言 1 1 总体电路结构设计 2 1.1 电路功能与性能 2 1.2 关键功能电路设计 3 1.3 电路接口 4 1.4 电路功能框图 4 1.5 验证方案 6 2 模块设计 6 2.1 数据同步与恢复模块data_sync设计 6 2.2 计数模块cnt1536设计 8 2.3 地址产生模块add_gen设计 10 2.4 长度锁存模块length_cap设计 12 3 代码输入与仿真 13 3.1 HDL代码输入 13 3.2仿真与测试的功能列表 14 3.3 仿真平台构建 15 3.4 电路功能仿真结果 16 3.5 电路后仿真结果 18 结论 18 参考文献 19 附录A 设计源代码 20 引 言 近十几年来，可编程器件FPGA/CPLD成本的大幅度降低，且随着EDA技术的日益普及，FPGA/CPLD以其较好的集成度和稳定性、可编程实现与升级的特点，在电子设计领域得到了越来越多的应用[1]。 本设计要实现一个数据恢复电路，完成10/100M以太网物理层MII接口与数据包存储之间的数据变换，将其恢复为16比特的数据存入本地SRAM；为便于验证，再将SRAM中的数据回显在LED上。一般情况下实现该功能已经有了现成的芯片可用，这里采用FPGA的方法主要便于进一步的数据处理，比如可以采用硬件的方法处理某些特定的IP数据，甚至是UDP/TCP数据，就象本设计验证中采用的办法，直接处理ICMP数据包。由此可见可编程逻辑FPGA/CPLD方式实时性更好，逻辑可扩展性也好，如在FPGA/CPLD中使用CPU核，则有着更明显的应用优势[2]。 本设计使用Altera的cycleII芯片，开发过程中采用Altera公司的集成工具QuartusII实现设计。基本流程是这样的：首先根据设计任务要求进行方案的设计，包括引脚确定、时序关系、功能框图与模块划分、数据处理流程与方法等；然后依据模块设计进行模块HDL代码的输入与功能仿真，功能仿真采用HDL仿真工具Modelsim6.1f；完成功能仿真后，在QuartusII平台下进行电路的约束与综合；综合结果无误后进行布局与布线，生成配置文件；在下载前进行时序分析；最后下载、测试，从而完成设计。本设计主要完成前端功能设计部分，即方案设计、代码输入、功能仿真。 由于条件所限无法在现场进行接入网络验证，本设计采用开发板上现有资源进行：开发板上具有MII接口的物理层芯片与RJ45接口，我们将其通过直连线插入电脑网卡，在电脑上用ping命令发送数据，设计电路将其捕捉之后会随着拨挡开关逐一显示在LED上。 1 总体电路结构设计 1.1 电路功能与性能 以太网帧头检测电路功能主要集中在四方面。一是在输入的顺序的、无数据结构的、4比特的数据码流中捕捉帧头数据，依据IEEE802.3标准应该是0xaaab；二是以帧头数据作为标准初始相位，从目的MAC地址数据开始将数据恢复为16比特数据；三是例化一片内双口同步SRAM，利用线路时钟将恢复的数据写入，利用本地同步时钟将其读出，完成时钟域的切换；四是驱动LED逐一显示SRAM中的数据。电路的具体功能细节罗列如下： 1) MII接口输入数据4比特，与其同步的时钟25M/2.5M。 2) 本地时钟20M，与线路时钟完全异步。 3) MII侧数据首先进行帧头0xaaab特征码字图样捕捉，连续捕捉到三次0xa之后, 再捕捉到0xb即认为确认帧头，下一个数据即认为是目的MAC地址前8比特（MSB）。 4) 帧头定位之后，从目的MAC地址开始进行数据的变换，将其变为16比特的具 有数据结构的802.3MAC帧数据。 5) 电路内设计有MAC帧长度域捕捉电路与帧长计数器，一帧接收完保存成之后给 出接收完成信号。 6) 恢复后的数据仍然用线路时钟将其存入片内同步双口SRAM中，称为数据写入。 7) SRAM中读出的数据直接驱动16个LED。 8) 完成一次接收后，为避免SRAM中的数据被下一帧覆盖，将接收使能信号的拨 挡开关关闭。 9) 读取SRAM信息时，地址由外部控制：可以同步复位、可以增量加一、可以减 一、可以通过拨挡开关设定10位任意值；并且SRAM读取地址通过7段数码管显示。 因为该设计仅完成接口电路的功能，每次从SRAM中读取数据时采用手工的方式来进行，数据的吞吐量很小，每次使能操作只进行一个MAC帧的处理。当正常使用时，同步侧的时钟为20M，处理能力为16bit * 20M = 32