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基于NanoTime的模拟IP时序验证和模型提取 基于NanoTime的模拟IP时序验证和模型提取 2011年02月20日 　　刘杰, 王国玺，夏君，孙永升，刘泰源 liujie@ 深圳市海思半导体有限公司 Abstract 　　Analog and Mixed-signal IPs’ sign-off and accurate timing library generation have been long time bottleneck. As the process geometries shrink to 65, 40 and 28-nanometers, so many nanometer effects impact timing. The available timing margins are diminished. It becomes necessary to generate accurate and functional timing models for the analog and mixed-signal IPs to be able to accurately integrate into SOC design flow. This paper introduced analog IP timing validation and Library extraction using NanoTime. The description based on one of our key mixed-signal SOC project with 65nm technology. The NanoTime hierarchical flow of STA/ETM and the seamless interaction with PrimeTime has been adopted. By improving the timing model accuracy and functionality, timing margins become more realistic and timing convergence becomes less complex. The accuracy of the generated timing libraries is acceptable with proved within 5% correlation comparing with dynamic simulation results of golden HSPICE. Key Words: Analog IP, Tx-STA, ETM, Timing Library, NanoTime, PrimeTime 摘要 　　模拟和混合信号IP的签核及完整可信时序模型的提取一直是业界难题。随着半导体工艺特征尺寸缩小到65nm、40nm及28nm，纳米效应对电路时 序的影响已经不可忽视。电路设计时的时序裕量越来越小。产生精确和功能完善的IP时序模型对于SOC 设计流程顺利精确的进行变得至关重要。本文主要介绍了使用NanoTime对模拟和混合信号IP进行晶体管级的时序分析（TX-STA）和时序模型的提取 （ETM），以及NanoTime与PrimeTime无缝对接实现SOC全芯片Timing Sign-off的流程。本文以基于65nm工艺的一个大规模混合信号SOC关键项目为实例。SOC设计流程通过优化模拟IP时序模型的功能和精度，时序 裕量可以变得宽松因而时序收敛不再那么耗时耗力。这样可以大大降低项目开发的风险。经过与HSPICE动态仿真的结果对比，NanoTime提取的时序模 型精度是可以接收的，两者偏差在5%以内。 　　关键字： 模拟IP, 晶体管级STA, ETM, 时序模型, NanoTime, PrimeTime 　　1.传统模拟IP交付方式面临的挑战 　　在传统的模拟IP集成进数字系统的项目中，通常采用接口时序过约束，甚至忽略某些时序路径的方式来进行时序收敛，前者因为过设计在面对更高性能要求 时显得无能为力，而后者（或其他对模拟模块基本信息的不当描述）则会造成明显的集成风险。同时上述的IP集成方式通常会占据数字和模拟工程师大量的时间进 行接口时序的讨论，对接口时序的理解不一致还常常会造成IP交付过程的迭代，结果影响整个项目的开发进度。 　　本文基于一款65nm CMOS工艺的大规模Mixed-signal SOC （System On Chip）芯片的设计流程。该芯片采用并行高速接口与对接芯片进行数据通信，接口速率超过800Mbps，接口数据位宽超过30bit。由于并行接口数目 众多，电路功能复杂造