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软件学院·计算机组织与结构 第2章之1 数据表示 计算机组成原理 第一章 计算机系统概论 第二章 运算方法和运算器 第三章 存储系统 第四章 指令系统 第五章 中央处理器 第六章 总线系统 第七章 外围设备 第八章 输入输出系统 第九章 并行组织 ? 上一讲回顾 1.浮点加减法运算（掌握计算方法，例题25） 1.0 操作数的检查； 2.比较阶码大小并完成对阶； 3.尾数进行加或减运算； 4.结果规格化并进行舍入处理。 2.浮点乘除法运算（掌握计算方法,例题27） 1.0 操作数检查； 2.阶码加/减操作； [ｘ＋ｙ]移＝[ｘ]移＋[ｙ]补　　(mod 2n＋1) [ｘ－ｙ]移＝[ｘ]移＋[－ｙ]补 (mod 2n＋1) 3.尾数乘/除操作； 4.结果规格化及舍入处理。 1.流水线原理 计算机的流水处理过程同工厂中的流水装配线类似。为了实现流水,首先必须把输入的任务分割为一系列的子任务,使各子任务能在流水线的各个阶段并发地执行。将任务连续不断地输入流水线,从而实现了子任务的并行。因此流水处理大幅度地改善了计算机的系统性能,是在计算机上实现时间并行性的一种非常经济的方法。 　　在流水线中,原则上要求各个阶段的处理时间都相同。若某一阶段的处理时间较长,势必造成其他阶段的空转等待。因此对子任务的划分,是决定流水线性能的一个关键因素,它取决于操作部分的效率、所期望的处理速度,以及成本价格等等。 　 　　假定作业 T 被分成 k 个子任务,可表达为 T＝{T1,T2,···,Tk} 　　各个子任务之间有一定的优先关系：若ij,则必须在 Ti 完成以后,Tj才能开始工作。具有这种线性优先关系的流水线称为线性流水线。线性流水线处理的硬件基本结构如图所示 : 　从图2.16可以看出，浮点数加减法由0操作数检查、对阶操作、尾数操作、结果规格化及舍入处理共4步完成，因此流水线浮点加法器可由4个过程段组成。图2.18仅示出了除0操作数检查之外的3段流水线浮点加法器框图。 假设有两个规格化的浮点数 X=1.1000×22??? Y=1.1100×24 当此二数相加时，因X具有较小的阶码，首先应使它向Y对阶，从而得到X=0.0110×24,然后尾数再相加，其结果要进行规格化，将尾数向右移1位，阶码加1。即规格化的结果为1.0001×25。 在图2.18所示的流水线浮点加法器框图中，标出了上述例子在每一个过程段和锁存器L中保存的流水运算结果值。 [例29]上述演示中 ,(1)假设每个过程段所需的时间为：求阶差 τ1＝70ns,对阶 τ2＝60ns,相加τ3＝90ns,规格化 τ4＝80ns,缓冲寄存器L的延时为 tl＝10ns,求 4 级流水线加法器的加速比为多少？(2)如果每个过程段的时间相同,即都为75ns,(包括缓冲寄存器时间),加速比是多少？ [解:] (1)加法器的流水线时钟周期至少为 τ＝90ns＋10ns＝100ns 如果采用同样的逻辑电路,但不是流水线方式,则浮点加法所需的时间为 τ1＋τ2＋τ3＋τ4 ＝300ns 因此,4级流水线加法器的加速比为 Ck＝300/100＝3 (2) 当每个过程段的时间都是75ns时,加速比为 Ck＝300/75＝4 [例30] 已知计算一维向量ｘ,ｙ的求和表达式如下： 试用4段的浮点加法流水线来实现一维向量的求和运算,这4段流水线是阶码比较、对阶操作、尾数相加、规格化。只要求画出向量加法计算流水时空图。 运算流水线对向量计算显示出很大的优越性,即流水线被填“满”时具有较高的加速比和吞吐率。我们用字母 C,S,A,N 分别表示流水线的阶码比较、对阶操作、尾数相加、规格化四个段,那么向量加法计算的流水时空图如下图所示 。图中左面表示Xi,Yi两个元素输入流水线的时间,右面表示求和结果Zi输出流水线的时间。每隔一个时钟周期,流水线便吐出一个运算结果。 1.CPU之外的浮点运算器 80x87是美国Intel公司为处理浮点数等数据的算术运算和多种函数计算而设计生产的专用算术运算处理器。由于它们的算术运算是配合80×86CPU进行的，所以又称为协处理器。 　　现以80x87浮点运算器为例，说明其特点和内部结构。 　　(1)以异步方式与80386并行工作，80x87相当于386的一个I/O部件，本身有它自己的指令，但不能单独使用，它只能作为386主CPU的协处理器才能运算。因为真正的读写主存的工作不是80x87完成，而是由386执行的。如果386从主存读取的指令是80x87浮点运算指令，则它们以输出的方式把该指令送到80x87，80x87接受后进行译码并执行浮点运算。8