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通用型I2C总线IP设计与验证 　　摘要:集成电路设计已经步入SoC时代,而IP设计和IP复用技术是SoC设计的重要支持。本文以通用型I2C总线为例,介绍了典型的数字IP的设计与功能验证实现。这里采用HDL-Verilog语言进行自顶向下的设计,通过搭建验证平台、提取功能验证点完成软核的功能验证,并且运用Perl开发了脚本程序以提高验证效率。 　　关键词:I2C;IP;设计;验证 　　 　　THE IP DESIGN AND VERIFICATION OF GENERAL I2C BUS 　　 　　(The Embedded System Engineering Department 　　Of Dalian Neusoft Information Institute , Dalian LiaoningPost 116023) 　　 　　Abstract: Integrated circuits design has entered the age of SoC , both IP design and IP reuse are great supports for SoC design nowadays .This paper takes general used I2C bus as an example to introduce the implementation of typical digital IP designing and soft IP’s functional verification .Top-down design method by using HDL-verilog is adopted here, function verification of soft IP is completed via constructing testbench as well as extracting function testcases.Perl language scripts programs are also developed in order to improvethe efficiency of function verification. 　　Keywords: I2C; IP ; design; verification 　　 　　1引言 　　 　　SoC(片上系统)设计复杂性的增加促使IP(知识产权核)设计和复用技术不断发展,如何提高基于复用的IP设计和验证技术也成为SoC设计中的一大瓶颈问题。丰富的总线技术是SoC设计的一大特征,本文抛开OCB(片上总线)技术的先进性,选取I2C总线的通用功能进行设计和验证研究。这里采用Top-down (自顶向下)的设计方法完成软核的RTL(寄存器传输级)设计和基于BFM (总线功能模型)的验证平台设计,通过提取核的功能验证点、运用Perl编写验证脚本程序,顺利完成软核的验证,值得参考与交流。 　　 　　2基于复用的IP设计 　　 　　 2.1 I2C总线简介 　　I2C总线利用两条线SCL(串行时钟线)和SDA(串行数据线)实现连接在总线上的设备间的数据传输,较新的规范是2000年的2.1v,当今使用的I2C大都与Philips公司制定的规范兼容。它支持串行的8位双向数据传输,传输速度在标准模式下可达到100 kbit/s,在快速模式下可达到400 kbit/s,高速模式下可以达到3.4 Mbits/s,高速模式不支持主机仲裁和时钟同步功能。除了发送器和接收器之??,有I2C接口的外器件在执行数据传输时也可以被看作是主机或从机。主机器件首先对总线的数据传输初始化,并产生允许传输的时钟信号;任何被寻址的器件都被认为是从机。该总线有以下四种模式下工作:主机发送模式、主机接收模式、从机接收模式、从机发送模式。 　　完整的I2C规范定义了7位和10位两种从机地址的数据传输格式,从机对接收到本机地址时做ACK(应答)或NACK(不应答)以通知发送方继续或停止发送数据。Start之后的第一个字节是7位从机地址加方向位RWB,定义如表1[1]。 　　I2C规范的byte (字节)传输格式:各字节有8位,MSB(最高位)先传输,在总线上传输完毕后为应答位。Bit(位)传输规定为总线时钟SCL高电平时SDA有效,SCL为低电平时SDA改变合法。位传输是同SCL同步,当SCL为高时,SDA由高到低的变换意味着报文开始的条件Start;当SCL为高时,SDA由低到高的变换意味着报文结束的条件Stop。Start和Stop总由主设备产生,Start产生后,总线就视为忙状态;当Stop发生后总线再次进入空闲状态。I2C总线上的数据传输格