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基于FPGA技术FIR数字滤波器设计 　　摘要：在数字化技术在各个领域得到广泛运用的今天，数字滤波器是数字系统中信号处理关键的一环。数字滤波器和模拟滤波器相比具有更高的精度、信噪比，以及不可比拟的可靠性。由于在性能、成本、灵活性和功耗等方面的优势，基于FPGA的信号处理器已广泛应用于各种信号处理领域。本文主要介绍了基于现场可编程门阵列（FPGA）技术FIR数字滤波器的设计，该方法通过DSP Builder和MATLAB等软件进行开发、仿真和验证，使之便于在FPGA中实现。 　　关键词：数字滤波器 现场可编程门阵列 FIR DSP Builder MATLAB； 　　中图分类号：TN820 文献标识码：A 文章编号：1007-9416(2012)02-0104-03 　　 　　通常在信号产生、采集、传输过程中产生杂波和噪声，通常需要加入滤波器将干扰无用的噪声或者不需要频段的信号滤除。数字滤波器和模拟滤波器相比具有更高的精度、信噪比，以及不可比拟的可靠性[1]。只要适当改变数字滤波程序有关参数，就能方便的改变滤波特性，因此数字滤波使用时方便灵活。 　　由于在性能、成本、灵活性和功耗等方面的优势，基于FPGA的信号处理器已广泛应用于各种信号处理领域。本文正是在此背景下研究基于FPGA技术，运用DSP Builder和MATLAB等软件工具设计工程中实用的FIR数字滤波器。 　　1、FIR数字滤波器设计原理 　　有限长脉冲响应（FIR）滤波器的系统函数只有零点，除原点外，没有极点，因而FIR滤波器总是稳定的[2]。 　　长度为M的因果有限冲激响应滤波器由传输函数H（z）描述： 　　它是次数为M-1的z-1的一个多项式。在时域中，上述有限冲激响应滤波器的输入输出关系为： 　　其中x(n)是输入采样序列，h(i)是滤波器系数，y(n)表示滤波器的输出序列。 　　通常一个长度为M的有限冲激响应滤波器由M个系数描述，并且需要M个乘法器和(M-1)个双输入加法器来实现。 　　在这个FIR滤波器中，总共存在3个延时节，4个乘法单元，一个4输入的加法器。 　　2、设计方案及设计指标 　　2.1 DSP Builder设计概述 　　FPGA的DSP性能领先的关键是其内在的并行机制，即利用并行架构实现DSP功能的功能。这一并行机制使得FPGA特别适用于完成像滤波这样的重???性DSP任务。因此，对于高度并行执行DSP任务来说，FPGA性能远超通用DSP处理器的串行执行架构。 　　Altera公司开发的DSP Builder将MATLAB和Simulink系统级设计工具的算法开发、仿真和验证功能与VHDL综合、仿真和Altera开发工具整合在一起，实现了这些工具的集成，从而大大缩短了DSP设计周期。DSP Builder SignalCompiler模块读取由DSP Builder和MegaCore模块构建的Simulink建模文件(.mdl)，生成VHDL文件和工具命令语言(Tcl)脚本，进行综合、硬件实施和仿真。图2为DSP Builder设计流程。 　　2.2 设计指标 　　FIR滤波器设计需达到以下指标：低通滤波，Blackman窗函数，采样频率Fs为20KHz，截止频率Fc为5KHz，37阶滤波器，16位输入数据宽度。 　　2.3 设计方案 　　设计基于FFGA的FIR数字滤波器有两种可选方案。 　　一是根据FIR的设计原理，通常一个长度为M的有限冲激响应滤波器由M个系数描述，并且需要M个乘法器和(M-1)个双输入加法器来实现，常用做法是利用DSP builderd搭建一个I型4阶FIR滤波器，并且将其构建为一个4阶FIR子系统，以此搭建4xN阶的直接I型滤波器[2]。然后利用MATLAB下FDATOOL工具得到FIR滤波器的系数。 　　利用FDATOOL窗函数法设计37阶低通FIR滤波器参数设置如图3所示。 　　参数设定完毕，单击工具窗口下方的Design Filter按钮，开始进行相关参数计算。在计算结果中我们可以看到该滤波器的一些相关曲线，幅频、相频响应如图4所示。 　　计算的结果可通过Export命令取出，在matlab中对FIR滤波器的系数进行调整，做整数化操作。 　　另一种方法是采用设计好的FIR滤波器的IP核，其在速度、资源利用、性能上往往进行过专门的优化，还提供了相关的IP应用开发工具。 　　首先在打开Matlab下simulink，选择Altera DSP Builder Blockset下MegaCore Functions库，添加fir_compiler_v9_1到工程中，双击FIR Compiler模块，按照指标要求设置滤波器各项参数然后生成FIR滤波器，如图5所示