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基于FSL总线及MicroBlaze系统IDCT变换实例 　　摘要:MicroBlaze是基于Xilinx公司新一代FPGA器件的软处理核。其FSL总线是FIFO单向链路,可以实现用户自定义IP核与MicroBlaze内部通用寄存器的高速直连。本文对MicroBlaze的几种主要总线接口进行比较,详细分析,介绍FSL总线的结构、特点、工作原理和配置方法。通过一个IDCT的应用实例,具体描述在FPGA片上系统设计中利用FSL高速总线整合用户自定义IP核,实现软处理器系统硬件加速的方法及步骤。 　　关键字:FPGA;FSL总线;软核处理器;IDCT 　　 　　1引言 　　 　　 随着半导体制造工艺的发展,以FPGA(现场可编程门阵列)为代表的新一代可编程逻辑器件(PLD)的逻辑资源密度不断增加,使得可编程技术很自然地就与系统芯片集成技术(SOC)的结合日益紧密,并逐步成为可配置平台技术的主流。MicroBlaze软处理器是Xilinx公司为其FPGA器件开发的,其特有的FSL(Fast Simplex Link,快速单向链路)总线,可以实现用户IP核与软处理器的高速连接,为设计者提供了一条解决这类问题的途径。 　　 　　2MicroBlaze软处理器核 　　 　　 2.1 概述 　　 MicroBlaze软核是一种针对Xilinx FPGA器件而优化的功能强大的32位处理器,支持CoreConnect总线的标准外设集合,采用RISC架构和哈佛结构的32位指令和数据总线,内部有32个通用寄存器R0-R3、2个特殊寄存器程序指针和处理器状态寄存器、一个ALU单元、1个移位单元和两级中断响应单元等模块,还具有3/5级流水线、桶形移位器、内存管理/内存保护单元、浮点单元、高速缓存、异常处理核调试逻辑等。 　　 　　 2.2 MicroBlaze总线接口 　　 MicroBlaze软处理器核具有丰富的接口资源,可以采用以下的接口和外设或内存进行数据交互。 　　 (1)PLBv64 　　 PLB是IBM CoreConnect架构的一部分,是处理器连接到高性能外围设备的高性能同步总线。具有以下特性: 　　 ▲PLB数据总线是64位宽,地址总线是32位宽。 　　 ▲支持最多16个主设备。 　　 ▲具有4级动态优先级。 　　 ▲具有3周期仲裁。 　　 ▲总线看门狗。 　　 ▲PLB协议兼容。 　　 ▲支持最多16个从设备。 　　 (2)LMB 　　 LMB起初是用来存取片上块RAM的同步总线。它使用最少的控制信号和一个用来保证块RAM在一个时钟周期被存取的简单协议。所有的LMB信号都是高电平有效。 　　 (3)XCL 　　 Xilinx CacheLink(XCL)是一个高性能的外部内存访问的方案。MicroBlaze的缓存接口(CacheLink)设计为一个直接通过内嵌的FSL接口连接到内存的控制器。 　　 (4)FSL 　　 MicroBlaze v7.0最多支持16个FSL的接口。每个FSL接口由一个输入口和一个输出口。FSL接口主要用于点对点单向的数据流传输。FSL的特点是效率高而且占用的资源比较少。 　　 (5)调试接口 　　 调试接口设计成与Xilinx Microprocessor Debug Module(MDM)核相连,通过参数设置,开发人员只使用特定应用所需的处理器特性。 　　 　　 2.3 PLB总线与FSL总线比较 　　 将用户IP核整合到基于MicroBlaze的嵌入式软核处理器系统中,通常有两种方法:一种是将IP核连接到PLB总线;第二种方法就是将用户IP连接到MicroBlaze专用的FSL总线上。二者的比较如表1所示。 　　从表1可见,PLB总线适用于将低速和低性能要求的设备连接到MicroBlaze系统中,而FSL总线则适用于将时间要求高的用户IP核整合到基于MicroBlaze的软核处理器系统中去,以实现硬件加速。 　　 　　3FSL总线 　　 　　 3.1 FSL总线简介 　　 FSL_V20快速单连接(FSL)总线是一个单向的点对点通讯总线,可用来连接FPGA上的任意两个带有FSL总线接口的设计元素并提供两者间的快速通讯信道。Xilinx MicroBlaze处理器最多可支持8个FSL主设备接口和8个FSL从设备接口。这些接口被用于处理器的寄存器堆和FPGA片内的硬件之间的数据传输,单个数据传输操作消耗的CPU时间不超过2个时钟周期。如图2所示。 　　 FSL总线具备以下主要特征: 　　▲ 实现了单向的、点对点的、基于FIFO的通讯; 　　 ▲ 提供了不共享的、无需仲裁的通讯机制,可以用于在带有FSL接口的主设备和从设备