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基于FPGA动态自重构嵌入式系统设计 　　摘要：本文提出了一种设计动态自重构系统的设计方法。这种方法可以有效地利用现有的IP核，将其经过处理就可以作为动态重构系统的可重构IP核使用。该方法可降低开发成本，缩短设计周期，同时应用动态重构技术的系统层设计是目前的研究热点。本设计使用Xilinx 公司新推出的ISE8.2i、EDK8.2i和PlanAhead9.2.7 FPGA开发工具，依托XUP Virtex-|| Pro xc2vp30 FF896-7 FPGA 开发板为平台，以其内嵌微处理器为核心搭建了一个可重构系统。该设计有3个重构区域，每个区域有至少两个配置文件，可根据需要在软件程序的调配下实现动态配置。由此系统功能的灵活性和硬件资源的利用率将得到改善。 　　关键字：动态自重构；FPGA；微处理器；嵌入式系统；IP核 　　 　　FPGA-based Dynamic Self-reconfiguration Embedded System Design 　　 　　LI Peng-fei， TANG Zhen-an ,WANG Kaiyu , CHAO Ming , QU He 　　（Dalian University of Technology, Province Liaoning, City Dalian. Post code: 116024） 　　 　　Abstract: This paper presents a new approach for the design of dynamic self-reconfiguration system. This methodology can take full advantage of the existing IP cores existed and put them into the dynamic reconfiguration system through port optimization, reducing development cost and design period. Adapting dynamic reconfiguration into system level design is a research hotspot. This design uses the new version development tools, ISE8.2i, EDK8.2i, PlanAhead9.2.7, of Xilinx Co., and it is based on the XUP Virtex-|| Pro xc2vp30 FF896-7 FPGA development board embedded with the embedded microprocessor. The design has three reconfiguration regions and each one can be reconfigured with at least two functions under the control of software running on the microprocessor. So，the function flexibility of the system and hardware resources utilization ratio can be improved. 　　Keywords: dynamic self-reconfiguration；FPGA；microprocessor, embedded system；IP core 　　 　　1引言 　　 　　对于一个大规模数字逻辑系统而言，系统规模是由各种逻辑功能模块组合而成，无论对于一个时序逻辑系统，还是组合逻辑系统或是组合时序混合系统，系统各个功能模块在时间轴上并不是完全重叠的[1]，那些不经常被激活但又必需的功能模块就成为提高资源利用率和降低能???的制约因素。动态重构技术的引入可有效地解决这一问题。动态重构（Dynamic Reconfiguration）是FPGA重构特性的高级版，又叫运行时重构（Run-time Reconfiguration），是指FPGA能够在运行中动态地改变其特定区域内的电路结构，而不影响非重构区域以外的功能模块的正常运行。对于片上系统而言，系统规模的扩大往往是通过扩大芯片规模实现，而现在动态自重构技术的应用便可以利用较少的硬件资源实现较大的系统功能，同时达到降低系统的能耗和提高系统灵活性的目的。 　　笔者是在XUP Virtex-|| Pro xc2vp30 FF896-7 开发板的基础上对动态自重构系统