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串行通信系统接口模块设计与优化 　　摘要:串行通信系统以硬件资源简单、抗干扰强、易于实现等特点在数据通信及控制系统中得到了广泛的运用。本文以FPGA为实现平台,基于UART16550通信协议及工作原理完成高性能串行通信系统接口模块的完整功能设计与优化。采用三段式状态机设计方法和EDA优化、电路优化等优化手段完成设计及优化。优化后的设计系统时钟频率最高达到166 MHz,功耗降低了63.9%,达到0.147 W,且给出了典型波特率115200下的板级测试数据和Matlab分析结果。实验结果证明功能正确且稳定可靠。 　　关键字:串行通信;现场可编程门阵列;时序优化;静态时序分析;Matlab分析 　　中图分类号:TN47文献标识码:A 　　A Optimal design of Serial communication system interface module 　　 　　ZHOU Zhong-hua, HOU Li-gang, HE Ming, WU Wu-chen 　　(VLSI and System Laboratory, Beijing University of Technology, Beijing 100124, China) 　　 　　Abstract: Serial communication system has been widely used in data communications and control systems because of less hardware resources, anti-jamming ability, and easy to implement features. An FPGA-based high performance Serial communication system interface module which includes full functions of UART16550 is designed and optimized based on the communication protocol and working principles in this paper. Various technologies are adopted during the design and optimization procedure, such as EDA optimization, circuit optimization, and so on. The frequency of the optimized design is up to 160 MHz, and the power is reduced to 0.147 W by 63.9%. The test data at typical baud-rate of 115200 and the analyzed result by using Matlab are presented. The test results indicate that the optimized design can be communicated correctly and steadily. 　　Key word: Serial communication; FPGA; Timing Optimization; STA; Matlab analysis 　　EEACC: 1265A 　　 　　1 引言 　　 　　串行通信被广泛应用在电子工业中[1]。目前Xilinx公司和Altera公司的高性能FPGA都能够提供高速串行收发模块,最快速度能够达到11.3 Gb/s[2][3]。但对一般的设计来说,并没有如此高的速度需求。此外,高性能的FPGA器件价格昂贵,会造成设计成本的急剧增加,而普通的UART专用芯片所支持的波特率太低。现有的相关研究系统工作时钟也都集中在50 MHz左右,不能满足相对高速应用的要求,不利于系统整体性能的提升。本文基于FPGA针对UART16550的全功能设计和优化进行研究,是设计成本与串行传输速度之间的折衷,且高的系统工作频率为高速应用下的波特率提升提供了充足的空间。 　　 　　2工作原理 　　 　　串行通信协议简单而实用。利用该协议实现异步串行通信需要分别满足数据帧格式要求和波特率要求。 　　如图1所示,串行通信数据帧由起始位、数据位、校验位和停止位四部分组成,帧头与帧尾之间是长度为5到8个码元的数据位,具体取决于使用时收发双方的约定。 　　 波特率(Baud Rate)是串行通信协议的另一项重要内容,用于描述串行通信数据传送的速率,定义为