09计科时序逻辑电路触发器部分演示文稿1.pptVIP

* 第四章 同步 时序逻辑电路 1、逻辑功能的特点：电路任一时刻的输出不仅与当时的输入变量有关，而且还与电路前一时刻的状态有关。有同步、异步之分。 一、时序电路特点： 概述 2、电路结构的特点：必须有存储电路，即电路具有记忆功能。 触发器是时序电路的最基本单元。 *先讲触发器再讲同步时序逻辑电路模型 4.2 触发器 触发器有三个基本特性：（1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态；（2）外触发下，两个稳态可相互转换（称翻转），已转换的稳定状态可长期保持下来。 (3)有两个互补的输出端,分别有Q与Q’表示。 触发器：具有记忆功能的基本逻辑电路，能存储二进制信息（数字信息）。 二、触发器的逻辑功能描述：特性表（功能表）；激励表（又称驱动表）；特性方程（次态方程）；状态转换图和波形图（又称时序图） 三、触发器的分类： 根据逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器等。触发方式不同：电平（时钟）触发器、边沿触发器和主从触发器等。电路结构不同：基本RS触发器，时钟触发器、维持阻塞触发器、主从触发器和边沿触发器等。 概述 一、触发器的概念 4.2.1 R—S触发器 一、由或非门组成的RS锁存器 （1）、电路构成：两个或非门的输入和输出交叉耦合而成，图（b）所示（教材图有错） 。逻辑符号：图（c）所示 （2）、逻辑功能与工作原理(板书)： 关键词：初态与次态;保持;置位;复位; 不定;约束. （3）、功能表（特性表）板书 （*本教材表中无现态一项） 置1信号SD， 置0(复0)信号RD， 均为高电平有效。 遵守约束： 电路的记忆(保持)功能是怎么实现的? 1 、基本 R—S触发器（锁存器） 二、由与非门组成的基本SR锁存器（1）．电路结构：两个与非门输入和输出交叉耦合（反馈延时）。 如图所示（教材图有错） 。 置1信号S‘D， 置0信号R’D， 均为低电平有效。 遵守约束： （2）．逻辑功能与工作原理 (板书)： （3）、功能表（特性表） [例5.2.1]由图示的SR锁存器电路的输入电压波形，试画出输出波形 2. 时钟控制R-S触发器（同步触发） 在实际工作中，要求触发器按一定的节拍翻转。 一．电路结构与工作原理： （1）、电路构成：G1G2构成SR锁存器 + 两个钟控门G3、G4， （2）、工作原理：当CP＝0时，G3、G4都输出1，触发器的状态保持不变 当CP＝1时，G3、G4打开， G1G2按SR锁存器工作。 措施：加入时钟信号控制输入端CLK（CP）。 本教材逻辑电路符号不准确：时钟信号输入处加有三角，是边沿触发符号！ （3）特性表同前（该教材此处将功能表与状态表分成两类书写：P98） 圆圈：触发器的稳定状态 箭头：在CP作用下状态转换的方向： 旁边标注的R、S值：触发器状态转换的条件。 （4）状态（转换）图： （5）次态方程（特性方程）由特性表画出的卡诺图化简得到： （6）波形图（略） **同步：因为触发器状态的改变与时钟脉冲同步。 带异步复位、异步置位功能的触发器（该教材没讲，实验室器件上有！） 同步触发器的翻转时刻：受CP控制； 触发器翻转到何种状态：由输入信号决定 二、电平触发方式的动作特点 同步触发器的多次翻转问题会降低触发器的抗干扰能力。 [例5.3.1] 已知电平触发SR触发器的输入信号波形，画输出波形（设初始状态为Q=0 问题：干扰脉冲影响了逻辑输出状态。电路的可靠性不高！ 在CP=1（或CP=0）的全部时间里，SR的变化决定触发器输出端状态的变化。触发器有多次翻转问题。 为解决同步触发器的空翻 3、主从SR触发器一、电路结构由两个同步SR触发器串联组成的，有主、从之分。分别工作在两个不同的时钟信号内。 二、逻辑功能 1）当CP＝1时，主触发器工作，接收S、R信号，主触发器的状态按SR逻辑功能更新。从触发器被封锁，保持原状态不变。 2）当CP由1↓0时，即CP＝0后： 主触发器被封锁，不受R、S端输入信号的控制，且保持原状态不变。从触发器跟随主触发器的状态翻转。状态更新时刻是在CP下降沿到来时。 逻辑符号中“┐”：表示主从触发（延迟）输出。 动作特点是边沿触发： 上升与下降沿符号表示。 3）逻辑符号 （本使用教材中主从结构的触发器符号没有给出。) [例5.4.1]绘出图5.4.1主从SR触发器的电压波形图。（设初态为0） 4）特性表 提问：是否解决了多次翻转？ 是否仍要遵守SR的约束条件？ 一．电路结构在R和S之间接入一个非门(该图与教材图略有不同） 4.2.2 D触发器 为解决SR的约束问题，且在需要单端输入时的一种锁存电路形式： 二、工作原理及逻辑功能 避免了同步SR触发器出现S=R=1的情况。 三、D触发器的逻辑功能表示 状态表