第2章 VHDL设计入门 《EDA技术 知识》PPT .pptVIP

②第一部分的“元件例化”，用于说明当前设计实体和被调用元件的连接关系。其中，“例化名”是必须的，它类似于当前电路系统板上的一个插座名;而“元件名”则是已定义好的、准备在此插座上插入的元件(或芯片)名称;“端口名”是已有的元件(或芯片)的端口名称；“=”是关联(连接)符号;“连接端口名”则是当前系统与准备接入的元件对应端口相连的通信端口，相当于插座上各插针的引脚名。 ③已有元件的“端口名”与当前系统的“连接端口名”的关联描述有两种方式。 一种是上述方式，在这种方式下，已有元件的“端口名”、关联符号“=”都是必须存在的，“端口名=连接端口名”在PORT MAP语句中的位置可以是任意的; 下一页 上一页 §2.3 VHDL程序的并行语句 另一种是位置关联方式，在这种方式下，“端口名”和“=”都可省去，在PORT MAP了句中只列出当前系统中的“连接端口名”即可，但要求“连接端口名”的排列顺序与“元件声明”中已有元件“端口信息”中所列的端口名排列顺序相同，书写格式为 例化名：元件名 PORT MAP(连接端口名1，连接端口名2，…); 【例2.12】利用例化语句设计图2-5所示的电路。 ----首先完成与非门的设计 LIBRARY IEEE; USE IEEE.STD LOGIC 1164.ALL; ENTITY mvnand2 IS 下一页 上一页 §2.3 VHDL程序的并行语句 下一页 上一页 PORT(a,b：IN STD_LOGIC; y：OUT STD_LOGIC); END mvnand2; ARCHITECTURE one OF mvnand2 IS BEGIN VOAA NAND b; END one; ----利用例化语句完成设计 LIBRARY IEEE; USE IEEE.STD LOGIC 1164.ALL; §2.3 VHDL程序的并行语句 下一页 上一页 ENTITY ord4 IS PORT(a,b,c,d：IN STD_LOGIC; z：OUT STD_LOGIC); END ord4; ARCHITECTURE behv OF ord4 IS COMPONENT mynand2----元件声明部分 PORT(a,b：IN STD_LOGIC; y：OUT STD_LOGIC); END COMPONENT; SIGNAL templ,temp2;STD_LOGIC; §2.3 VHDL程序的并行语句 下一页 上一页 BEGIN -----元件例化部分 U1： mynand2 PORT MAP(a,b,templ);一按位置关联 U2：mynand2 PORT MAP (a=c, b=d, y=temp2); ----按名字关联 U3： mynand2 PORT MAP (templ, temp2, y=z); -----混合关联 END behv; §2.3 VHDL程序的并行语句 四、生成语句(GENERATE) 生成语句具有复制作用，它可以生成与已有的某个元件或设计单元电路完全 相同的一组并行元件或设计单元电路结构。 生成语句的书写格式有以下两种形式; 形式一： [标号:]FOR 循环变量 IN 取值范围 GENERATE [说明语句;] 并行语句; END GENERATE[标号]; 下一页 上一页 §2.3 VHDL程序的并行语句 2.信号赋值语句 格式:口标信号名=赋值源: 例如:y=3; b(3 TO 4)=c(1 TO 2); 其中y为信号，而b则为数组型信号，=表示给信号赋值。 二、IF语句