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南 京 理 工 大 学 EDA实验设计(一)II —数字钟设计 作 者: 学 号： 学院(系): 电子工程与光电技术学院 专 业: 通信工程 指导教师: 蒋立平 2011 年 12 月 摘要和关键词 摘要：利用QuartusII软件采用模块化设计方法设计一个数字钟。通过原理图输入进行设计，取代VHDL语言设计。软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。实现并充分领略硬件设计软件化的精髓。 关键字：QuartusII软件 数字钟 模块化 VHDL Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of VHDL language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software. Keywords:software; digital bell; blocking method; VHDL 目 录 实验目的………………………………………………………2 实验要求………………………………………………………2 实验原理………………………………………………………2 实验电路 4.1 总体电路………………………………………………………………3 4.2 脉冲发生电路…………………………………………………………3 4.3 计时电路………………………………………………………………8 4.4 显示电路………………………………………………………………11 4.5 保持电路………………………………………………………………13 4.6 清零电路………………………………………………………………13 4.7 校时电路………………………………………………………………13 4.8 报时电路………………………………………………………………14 调试仿真及下载 5.1 调试……………………………………………………………………15 5.2 仿真……………………………………………………………………16 5.3 下载……………………………………………………………………16 设计感想 6.1 问题及解决……………………………………………………………16 6.2 收获与感受……………………………………………………………17 参考文献………………………………………………………17 1 实验目的 1.1 熟悉QUARTUSII软件的使用方法,和实现FPGA电路设计的一般流程。 1.1 了解VHDL语言编程。 1.1 掌握较为复杂的逻辑电路的设计方法 2 实验要求 设计计时电路，完成0时0分00秒～23时59分59秒的计时功能。 清零电路,在任何时候，按动清零开关可以进行计时器清零。 保持电路,在任何时候，按动使能控制开关可以控制系统的使能。 设计报时电路，使数字计时器从59分53秒开始报时，每隔一秒发一声，共三声低音，一声高音；即59分53秒、59分55秒、59分57秒发低音，59分59秒发高音。 设计校分电路，在任何时候，拨动校分开关，可以进行快速校分；设计校时电路，在任何时候，拨动校时开关，可以进行快速校时。 对每一单元电路进行模拟仿真，首先通过仿真波形判断电路的正确与否，进行改正，再仿真，直到仿真通过。 系统级联调试，将以上电路进行级联完成计时器的所有功能,然后将电路下载到下载板内显示以上功能的动态显示。 3 实验原理 数字钟系统可以分为以下几大模块：时钟信号发生模块，基本计时模块，动态显示模块，控制电路模块，报时电路模块。下图为基本时钟电路的系统框图。 数字钟说到底就是计数器，只是它的工作频率为1HZ。时分秒各有两位，其中时位为一个模24的计数器，分位和秒位为模60的计数器。秒位每秒加一，分位每六十秒加一，分位