SoC设计第六七讲-Verilog入门.pptVIP

可综合的 Verilog HDL 模型 算法级 ( Algorithm Level) - 部分可综合 寄存器传输级 (Register Transfer Level) - 完全可综合 门级 ( Gate Level) - 完全可综合 开关级（Switch Level） - 用于基本逻辑器件仿真模型的建库 综合工具和要点 综合是把 Verilog HDL源代码通过综合工具， 转变为相应工艺的门级逻辑表示的一个过程； 在综合之前， Verilog HDL源代码的风格必须 经过严格检查，仅仅符合语法不一定能综合； 不同的综合工具性能有差别，支持的Verilog HDL源代码的语法集合和风格也略有差别。 综合工具必须在已知基本逻辑单元库的前提 下，才能进行综合。 仿真和综合工具概述 常用的仿真工具： - Verilog -XL - NC -Verilog - ModelSim - VeriBest - ViewLogic - . . . . . 常用的综合工具： - Synplify - Exemplar - Synopsys Express - Synopsys Designer Compiler - . . . . . * * Verilog中两种不同的赋值语句 不阻塞（non-blocking) 赋值语句： always @(posedge clk) begin b = a ; c = b; end clk DFF c D Q D Q a b DFF Verilog中两种不同的赋值语句 阻塞（blocking) 赋值语句： always @(posedge clk) begin b = a ; c = b; end clk DFF c D Q a b 两种不同的赋值语句区别要点 非阻塞（non-blocking) 赋值语句 ( b= a)： - 块内的赋值语句同时赋值； - b 的值被赋成新值 a 的操作, 是与块内其他 赋值语句同时完成的； - 建议在可综合风格的模块中使用不阻塞赋值。 阻塞（blocking) 赋值语句 ( b = a)： - 完成该赋值语句后才能做下一句的操作； - b 的值立刻被赋成新值 a; - 时序电路中硬件没有对应的电路，因而综合结果未知。 数字系统的构成 组合逻辑（无记忆） 时序逻辑（有记忆） 组合逻辑电路 多路器 加法器 缓冲器 逻辑开关 总线 逻辑运算电路 时序逻辑电路 计数器 同步有限状态机 运算控制器 总线分配器 总结： 用寄存器和组合逻辑一起组成的有记忆逻辑电路，能与时钟配合产生精确的控制信号。 数字系统的构成示意图 同步有限状态机 ena1 ena2 ena3 enan clock 组合逻辑 1 寄存器组 组合逻辑 2 寄存器组 组合逻辑 3 寄存器组 组合逻辑 4 寄存器组 input_1 input_2 input_n 组合逻辑设计要点 组合逻辑的两种Verilog HDL表示： -用 assign 语句： assign q = (al==1?) d : 0 ; -用 always 块： always @(al or d) begin if (al==1) q = d ; else q = 0; end 组合逻辑设计要点 组合逻辑的两种Verilog HDL表示： -用always块时，没注意加else语句： 如： always @(al or d) begin if (al==1) q = d ; end 则： 此时生成的不是纯组合逻辑，因为当 al==0时，q能保留原来的值，所以生 成的电路中有锁存器。 组合逻辑设计要点 用always块时，必须注意电平敏感的信号表是否完全，如： always @ (a or b or c or d ) begin