ARM7处理器结构.pptVIP

2.1.1 ARM简介 ARM公司简介 2.1.1 ARM简介 微处理器是整个系统的核心，通常由3大部分组成：控制单元、算术逻辑单元和寄存器。 2.1.1 ARM简介 各ARM体系结构版本 2.1.1 ARM简介 ARM处理器核简介 2.1.2 ARM7TDMI ARM7TDMI 2.1.2 ARM7TDMI ARM7TDMI命名方式 2.1.2 ARM7TDMI 特点： 2.1.2 ARM7TDMI 1 RISC指令集 2.1.2 ARM7TDMI 2 三级流水线 流水线技术 2.1.2 ARM7TDMI 3 存储器访问 2.1.2 ARM7TDMI 4 存储器接口 2.1.2 ARM7TDMI 5 嵌入式ICE-RT逻辑 2.1.3 系统内部结构图 ARM7TDMI处理器部件和主要信号路径的框图如图所示。它内部由处理器核、用于边界扫描的TAP控制器和在线仿真器ICE组成。双向数据总线D[31：0]被分割成单向输入和输出总线，以便与外部存储器兼容。 2.1.3 ARM7TDMI的模块和内核框图 2.1.3 ARM7TDMI功能信号图 时钟和定时 MCLK 全局主时钟，所有存储访问和处理器操作的主时钟。速度可控制分别访问不同速度的外设和存储器。 nWAIT 为低电平时处理器将其访问时间延长几个时钟周期，用于访问低速外设，不用时接高电平。 ECLK 正常操作时选用nWAIT延展的MCLK，从内核输出。被调试时，信号由TCLK内部产生。 总线控制 ISYNC 若nIRQ和nFIQ与处理器时钟同步，则将其置高。对异步中断，将其置低。 nRESET 用于从已知的地址启动处理器。信号必须保持两个以上时钟周期的低电平。 BUSEN 静态配置，用于选择是双向数据总线还是单向数据总线低电平为双向，高电平时为单向。 BIGEND 选择处理器如何对待存储器中的字节格式。高时为大端格式，低时为小端格式。 总线控制 nENIN 在写周期，为了驱动数据总线，必须为低，可与nENOUT配合使用，在写周期期间控制数据总线。 nENOUT 在写周期，在MCLK上升沿之前驱动为低，且在整个写周期内保持低。 nENOUTI 在嵌入式ICE-RT通信通道协处理器到ARM的协处理器传送的写周期，信号变低。 总线控制 ABE 低时禁止总路线驱动，让地址总路线进入高阻状态；同样控制LOCK，MAS，nRW，nOPC和nTRANS信号。系统没有要求必须接高。 ALE 信号为低时锁存地址总线，可允许这些信号在整个存储器访问周期内部都有效。 APE 选择地址总线是在流水线方式(高),还是在非流水线方式(低)。 总线控制 DBE 当数据出现在双向或单向数据总线上时，DBE必须为高。为低时双向总线为高阻，单向总线阻止数据输出。用于测试和共享总线。 TBE 为低时D，A等总线置高阻抗。正常操作下，TBE必须为高。 BUSDIS 当扫描链0，4或8选择测试时为高。用于禁止在扫描测试期间外部逻辑驱动到双向数据总线上，在TCLK下降沿后改变。 ECAPCLK 用于ARM7TDMI测试芯片上，其他情况下必须不接。 存储接口 A[31:0] 32位地址总线.当地址总有效时,由ABE,ALE,APE来控制。 D[31:0] 双向数据总线，用于处理器与外部存储器之间的数据传送。在读周期MCLK下降沿有效；写周期，在MCLK下降沿之前输出数据有效。 DIN[31:0] 用于从存储器向处理器传送指令和数据的单向总线。该总线仅当BUSEN为高时使用，不用则接低电平。读周期时MCLK下降沿时总对其采样。 DOUT[31:0] 用于从处理器向存储器传送数据的单向总线。该总线仅当BUSEN为高时使用，不用则输出低电平。写周期时MCLK低电平时有效，直到MCLK上升沿之后。 存储接口 nMREQ 当处理器请求存储器访问时为低。 SEQ 当下一个存储器周期的地址与上一次存储器的访问地址紧密相关时为高。新地址可以是相同的字/半字或下一个字/半字。 存储接口 nRW 当处理器正在执行读周期时为低。由APE，ALE，ABE控制。 MAS[1:0] 用于指示存储器在读和写周期要求的数据传送大小（字节、半字、字）。 存储接口 BL[3:0] 信号为高时数据总线的值在MCLK的下降沿锁存，对于大多数设计，这些信号必须接高电平。 LOCK 当处理器正在执带锁存的存储器访问时为高电平，用于防止存储器允许其他器件访问存储器。 nTRANS 当处理在用户模式下工作时为低，由APE等控制。 ABORT 存储系统使用该信号通知处理器其所请求的访问是不被允许的。 协处理器接口 nOPC 当处理器正在从存储器取指令为低。由APE等控制。 nCPI 当处理协处理器指令时为低，然后处理器CPA和CPB线上