07级计算机组成与结构0.pptVIP

存储器系统 存储器系统概述 半导体存储器 主存储器的组成与设计 高速缓冲存储器（Cache） 计算机辅助存储器 虚拟存储器技术 图 7. 35 cache/内存空间 的基本结构 高速缓冲存储器（Cache） Cache的基本结构 Cache/内存空间的基本结构如图7.35 所示。相应地, 有： 设主存的容量为2n 字，Cache的容量为2s字（n s） 若取每个“字块”的容量为2b 字（b s），则主存含有2m个“字块” （n = m+b），Cache含有2c（s = c+b）个“字块” （主存与Cache的“字块”的大小一致） 在Cache中，每一块都有一个“标记” ，用来标识该块与主存块间的对应关系，指出该Cache字块是主存中哪一块的拷贝（其长度最小可设定为m位，给出相应主存块的“块号” —主存地址的高m位） 当一个主存块被调入Cache时，其高m位的地址被装入相应Cache字块的“标记”中，这样，在CPU访存时，基于Cache的“标记” ，相关的Cache控制硬件即可简便地确知Cache是否被“命中” 高速缓冲存储器（Cache） Cache的基本结构 在CPU访存时，单元地址被同时发送到Cache和主存，这样，当Cache不命中时，在相关硬件的作用下，主存被启动读出相应单元的内容经系统数据总线传送到CPU，同时，Cache“记住”这个地址的高m位，以之为主存块号读出相应的主存块存入Cache的相应字块中 当Cache不命中时，其相应的控制机构将检查Cache 是否已满，在发现Cache已满时，将按照相应的“替换算法” （参见后面的相应部分）选定一个Cache字块、将其写回到主存（由于“标记”中保存了相应主存块的“块号” ，相应处理可简便、高效地进行），然后按已“记住”的主存块号将相应主存块交换到Cache中（这样，基于程序执行的“局部性”原理，CPU随后的几次访存时命中Cache 的可能性被极大提高） 高速缓冲存储器（Cache） 块号 块内地址 内存、cache 地址转换机构 命中？ 满否？ 块号 块内地址 Cache 存储体 Cache 替换机构 内 存 储 器 访内存、替换 Cache某字块 访内存、调新字块入cache 字块传送通路 字传送 数据总线 连接 CPU 地址总线 连接 CPU N N Y Y Cache 地址 图7.36 cache 的基本结构 高速缓冲存储器（Cache） Cache的基本结构 Cache通常由相联存储器（一种按内容而不是按地址访问的存储器）实现 相联存储器的每一个存储块都具有额外的存储信息，称为“标记” ，当CPU按地址访存时，相联存储器的特性使得相应地址的高m位同时与所有Cache 字块中的“标记” 进行比较，由此使得： 若Cache不命中，Cache的控制机构立即可悉知（一个Cache访问周期内） 若Cache命中，相应单元的内容可在一个Cache访问周期内发送到CPU 的系统数据总线 Cache 的基本结构（和相关系统过程示意）如图7.36所示。它主要由Cache 存储体、内存－Cache 地址映像变换机构、Cache 替换机构等硬件单元电路组成 高速缓冲存储器（Cache） Cache的基本结构 Cache 存储体 — 为Cache存储器的核心，相应的，有： 可与主存按字块交换信息 可接收“内存－Cache地址映像机构”发来的地址，将相应单元的内容发送到系统数据总线或者将系统数据总线上的内容写入其中 为了使Cache的效能得以系统发挥，通常在系统结构上采取了如下策略： 主存被组织为多体结构 主存被组织为独立的子系统 主存子系统中有着“存储器控制器” ，可同时接收外部多个源的访存要求， “存储器控制器” 按照确定的优先级规则处置外部的访存要求 Cache的访存优先级最高 高速缓冲存储器（Cache） Cache的基本结构 地址映像变换机构 — 接收经CPU地址总线送来的访存地址，完成相关的Cache 处置，相应的，有： 功能 — 将CPU访存地址变换为Cache地址 确认Cache 是否被命中，给出相应系统控制信号 在确认了Cache 已被命中时，映像系统地址（“主存块号”+“块内地址”）为Cache地址（“Cache块号”+“块内地址”）、发送到Cache 存储体 在发现Cache不命中时，检查Cache是否已满，若确认Cache未满，则选择一个“空”的Cache字块作为待装入的对象、取访存地址的高m位作为访问主存字块的地址，将相应主存字块装入Cache存储体；否则，发出相应信号给“Cache替换机构” ，由之控制Cache－主存数据交换 Cache 各字块的