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锁相频率合成器实验设计 课程设计名称 指导老师 学生姓名 学生班级 同组人 锁相频率合成器实验设计 郑春来 王小慧 电子053 一、实验目的 了解锁相环的原理及应用 了解分频器的原理及应用 学会设计锁相频率合成器 二、实验器材 数字合成信号发生器SG1005、数字双踪示波器DS5062M 三、实验原理 锁相环电路是用于生成与输入信号相位同步的新的信号电路,它用于在通信的接收机中,其作用是对接收到的信号进行处理,并从其中提取某个时钟的相位信息。或者说,对于接收到的信号,仿制一个时钟信号,使得这两个信号从某种角度来看是同步的（或者说,相干的）。由于锁定情形下（即完成捕捉后）,该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差,所以很形象地称其为锁相器。而一般情形下,这种锁相环的三个组成部分和相应的运作机理是： 1、 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度; 2 、压控振荡器：就是用输入的直流信号控制振荡频率，它是一种可变频率振荡器。 3 、环路滤波器：是将鉴相器输出含有纹波的直流信号平均化，将此变换为交流成分少的直流信号的低通滤波器。 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。 本实验使用锁相环单片集成电路CD4046, CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，供电电压为5V，在中心频率f0为10kHz下功耗仅为70μW，属微功耗器件。 本实验利用十进制计数器74LS160对压控振荡器VCO的输出频率进行十分频，分频器输出频率与输入信号频率进行相位比较。 电路图如下所示： 四、实验步骤 根据原理设计电路图。按照电路的布局连接电路，连好电路并检查电路是否正确。 将电源电压调至VCC 4.50V. 在未加入信号时，测试4脚（VCO输出端）信号并记录其波形。 测试3脚（分频器输出）、2脚（鉴相器输出）、9脚（压控振荡器VCO输入）信号并记录其波形。 在14脚（信号输入）输入占空比均为50％方波信号，并记录输入波形。 分别测试3、2、9脚的信号并记录其波形。 同时观察3脚及14脚的信号，记录同步带的f下、f上 ，捕获带的f下、f上 。 算出同步带、捕获带。 将电源电压调至VCC 6.00V.并重复-的步骤。 五、实验结果记录及处理 (VCC:4.50V，未加入信号) （加入信号） 同步带：上限截止频率 f上 = 7.14KHz 下线截止频率 f下 = 21.84KHz 捕获带：上限截止频率 f上 = 14.2KHz 下线截止频率 f下 = 9.09KHz 同步带： 捕获带： （VCC:6.00V,为输入信号） 9-3）： 9-4）： 9-5）：（加入信号） 9-6）： 9-7）： 同步带：上限截止频率 f上 = 32.56KHz 下线截止频率 f下 = 13.22KHz 捕获带：上限截止频率 f上 = 26.40KHz 下线截止频率 f下 = 17.00KHz 9-8): 同步带： 捕获带： 芯片资料 CD4046的引