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2018-04-22 发布于河南
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vga_字符显示(至芯X)

`timescale 1ns / 1psmodule vga( clk_25m, rst_n, hsync, vsync, vga_r, vga_g, vga_b, );input clk_25m;input rst_n;output hsync;output vsync;output[2:0] vga_r;output[2:0] vga_g;output[1:0] vga_b;//--------------------------------------------------reg[9:0] x_cnt;reg[9:0] y_cnt;always @ (posedge clk_25m or negedge rst_n) if(!rst_n) x_cnt = 10d0; else if(x_cnt == 10d799) x_cnt = 10d0; else x_cnt = x_cnt+1b1;always @ (posedge clk_25m or negedge rst_n) if(!rst_n) y_cnt = 10d0; else if(y_cnt == 10d524) y_cnt = 10d0; else if(x_cnt == 10d799) y_cnt = y_cnt+1b1;//--------------------------------------------------reg hsync_r,vsync_r; always @ (posedge clk_25m or negedge rst_n) if(!rst_n) hsync_r = 1b1; else if(x_cnt == 10d0) hsync_r = 1b0; else if(x_cnt == 10d96) hsync_r = 1b1;always @ (posedge clk_25m or negedge rst_n) if(!rst_n) vsync_r = 1b1; else if(y_cnt == 10d0) vsync_r = 1b0; else if(y_cnt == 10d2) vsync_r = 1b1;assign hsync = hsync_r;assign vsync = vsync_r;//--------------------------------------------------reg valid_yr;always @ (posedge clk_25m or negedge rst_n) if(!rst_n) valid_yr = 1b0; else if(y_cnt == 10d32) valid_yr = 1b1; else if(y_cnt == 10d512) valid_yr = 1b0;wire valid_y = valid_yr;reg valid_r;always @ (posedge clk_25m or negedge rst_n) if(!rst_n) valid_r = 1b0; else if((x_cnt == 10d141) valid_y) valid_r = 1b1; else if((x_cnt == 10d781) valid_y) valid_r = 1b0;wire valid = valid_r;wire[9:0] y_dis;assign y_dis = y_cnt - 10d33;//--------------------------------------------------//-------------------------------------------------- /*RGB = 000 oúé?RGB = 100oìé?= 001 à?é?= 101×?é?= 010?ìé?= 110??é?= 011?àé?= 111°×é?*/parameter char_line0=40h0000042000, char_line1=40h7FFC042000, char_line2=40h02007FFE00, char_line3=407, char_line4=40h0810042042, char_line5=40h13F8020024, char_line6=40h3 char_line7=40h0100099018, char_line8=40h0100088818, char_line9=40h3FF8488418, char_linea=40h0100480624, char_lineb=40h01004