上海第二工业大学VHDL复习题.docVIP

VHDL复习题 选择题 进程中的信号赋值语句，其信号更新是__C__ 按顺序完成 比变量更快完成 在进程的最后完成 都不对 VHDL是一种结构化设计语言，一个设计实体（电路模块）包括实体与结构体两部分，结构体描述__B__ 器件外部特性 器件内部功能 器件的综合约束 器件的外部特性与内部功能 用VHDL编写的代码，以下几种说法错误的是___D____ if属于顺序执行语句 function只能有一个返回值 信号的event属性必须和某个测试条件关联，例如if(clk’event and clk=’1’) Variable和signal可以再同处声明，但作用不同。 对于VHDL下列说法错误的是_A___A.VHDL程序中是区分大小写的 B．一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成。 C．VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义元件的引脚。 D．结构体是描述元件内部的结构和逻辑功能。 5.对于状态机下列说法不正确的是___C__ A.状态机由时序电路和组合电路组成。 B．米里（Mealy）型状态机和摩尔（Moore）的区别仅在于其组合电路有没有外部输入信号 C．状态机必须有复位信号输入，但可以没有时钟信号输入。 D．状态机的状态通常用自定义的枚举型信号（signal）表示 一.根据给定的VHDL程序，画出全加器的结构化图，并标注型号u0_co,u0_s,u1_co的位置 library ieee; use ieee.std_logic_1164.all; entity full_adder is port(a,b,cin:in std_logic; s,co:out std_logic); end full_adder; architecture full of full_adder is component half_adder port(a,b:in std_logic; s,co:out std_logic); end component; signal u0_co,u0_s,u1_co:std_logic; begin u0:half_adder port map(a,b,u0_s,u0_co); u1:half_adder port map(u0_s,cin,s,u1_co); co=u0_co or u1_co; end full; 答案： 2.改错 architecture one of sample is begin variable a,b,c,clock:std_logic; process Begin if not(clock’event and clock=’1’) x=a xor b or c; end if; end process; end; 答案： architecture one of sample is signal a,b,c,clock:std_logic; begin process(a,b,c,clock) begin if not(clock’event and clock=’1’) x=a xor b or c; end if; end process; end one; 代码设计 请用VHDL设计一个三输入或非门 答案： library ieee; use ieee.std_logic_1164.all; entity northree is port(a,b,c:in bit; y:out bit); end entity; architecture one of northree is begin y=not(a or b or c); end one; 设计一个能统计时钟上升沿和下降沿数目之和的电路 答案： library ieee; use ieee.std_logic_1164.all; entity test is port(clock:in std_logic; sum:out integer range 0 to 255); end test; architecture one of test is signal s1,s2:integer range 0 to 255; begin process(clock) begin if(clockevent and clock =1)then s1=s1+1; elsif(clockevent and clock =0)then s2=s2+1; end if; end process; su