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数字系统设计 ——用VHDL语言实现可编程数字系统设计 VHDL设计方法 VHDL概述 VHDL的设计单元 VHDL的基本语法结构 第一部分 VHDL 概述 VHDL的含义 VHSIC (Very High Speed Integrated Circuit) Hardware Description Language VHDL历史 1982年， 诞生于美国国防部赞助的VHSIC项目 1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 ，即IEEE-1076（简称87版（） 1993年，IEEE对VHDL进行了修订，即IEEE标准的1076-1993（简称93版本） 1996年，IEEE-1076.3成为VHDL综合标准 VHDL特点 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力 VHDL丰富的仿真语句和库函数，使得在设计的早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟 VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能 对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表 VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计 VHDL与其他HDL比较 VHDL—“告诉我你想要电路做什么，我给你提供能实现这个功能的硬件电路” Verilog—和VHDL类似 ABEL、AHDL—“告诉我你想要什么样的电路，我给你提供这样的电路” VHDL设计流程 第二部分 VHDL的设计单元 VHDL程序结构 库、程序包 库（Library） 用来专门存放预编译程序包（Package）的地方 设计库：STD、WORK，对所有项目是默认可见。不需要用LIBRARY、USE语句显式声明 资源库：除设计库外的所有库。用来存放常规元器件 和标准模块，使用时需要用LIBRARY、USE语句声明 库、程序包声明 Library IEEE; USE IEEE.std_logic_1164.all; USE IEEE.std_logic_arith.all; USE IEEE.std_logic_unsigned.all; USE IEEE.std_logic_signed.all; 实体（ENTITY） 实体是一个设计实体的表层设计单元，是对设计实体与外部电路进行的接口描述，是设计实体经封装后对外界的一个通信界面。 实体类似于原理图中的符号，它并不描述模块的具体功能。此时只是一个“黑盒子” ，只描述了它的输入输出接口信号。 实体声明 ENTITY entity_name IS Generic Declarations Port Declarations END (1976-1987 version) END ENTITY entity_name ; ( 1976-1993 version) 端口说明格式 PORT（端口名：端口模式 ，数据类型； … 端口名：端口模式 ，数据类型）； 端口模式 IN：输入端口 OUT：输出端口 INOUT：双向端口 BUFFER：缓冲端口 实体声明举例 ENTITY decoder IS Generic ( constant tpd : time := 5 ns； N : positive); Port ( signal Sel : in std_logic_cector（1 to N）; Dout: out std_logic_vector（1 to 2**N）); END ENTITY; 结构体 用来描述实体的内部结构或逻辑功能 必须和实体（ENTITY）相联系 一个实体（ENTITY）可以有多个结构体 设计结构可以为多进程，运行是并行的 结构体描述方式包括： —行为描述 —结构描述 —混合描述 结构体基本结构 ARCHITECTURE identifier OF entity_id IS ——说明语句 BEGIN ——并行语句 END identifier ; (1976-1987 version) END ARCHITECTURE; (1976-1993 version) 实体和结构体之间的关系 配 置 用配置语句连接器件到一个实体－结构体对 能使设计更灵活和快速 在仿真环境用的比较多综合环境中不提供或受限制 第三部分 VHDL的基本语法结构 标识符 有效字符包括：英文字母、数字、下划线 必须是字母打头 下划线的前后都必须有字母或数字 不区分大小写 数据对象 主要包括：常