第2章节建模与仿真幻灯片.pptVIP

port(ain,bin,cin: in std_logic;cout,sum: out std_logic); end entity f_adder; architecture hh of f_adder is ? component h_adder port (a,b:in std_logic; so,co:out std_logic); end component h_adder; component or1 port(a,b: in std_logic;c: out std_logic); end component; signal x,y,z:std_logic; begin w1: h_adder port map(a=ain,b=bin,co=x,so=y); w2:h_adder port map(a=cin,b=y,co=z,so=sum); w3:or1 port map( a=x,b=z,c=cout); end architecture hh; 程序功能：从库中调用两个半加器和一个或门两种元件，通过例化连接成一个全加器。 主要特点：采用了元件调用语句“component”、 “end component”;采用了例化语句 “port map”。这种描述法在由小模块构成大模块的设计中，经常使用。 2.3.4　考虑两种设计输入方式的特点和应用 1.　VHDL文本输入方式 　　MAX+PLUS II 软件包含一个集成的Text Editor（文本编辑程序），适合与输入和编辑用VHDL, Verilog 或AHDL编写的HDL设计文件。2.3.5节中的三种用VHDL硬件语言编写的程序就是VHDL文本，采用这种语言描述的优点是效率较高，结果也较容易仿真，信号观察也较方便，在不同的设计输入库之间转换非常方便，但要求设计者熟练掌握VHDL编程技术。 2.　图形输入方式 图形输入方式又分为原理图输入和波形输入方式。用Altera应用软件MAX+PLUS II提供的各种原理图库进行设计输入是一种最直接的输入方式。用这种方式输入时，输入效率较低，但容易实现仿真，便于信号的观察的以及电路的调整。 MAX+PLUS II Waveform Editor用于建立和编辑波形设计文件及输入仿真向量和功能测试向量。波形编辑器还有逻辑分析仪的功能，设计者可以通过它查看仿真结果。 2.4　通信系统的VHDL建模对系统性能的影响与评估 2.4.1　可行性的影响 前面提到系统建模的基本原则，建立了通信系统的方块图的过程，但要想使之转换成能用VHDL语言描述的模型，还需考虑VHDL语言的使用范围及实现的可行性。对于以CPLD/FPGA通用芯片为目标器件的建模与设计，受到输入信号的性质的限制，如输入信号只能是单极性的TTL电平的数字，若整个通信系统还包含其它性质的信号或非数字的功能电路单元，那么，对整个系统无法实现VHDL建模。当然，我们可以通过改变输入信号的性质，来完成同样的系统功能，如对频带系统的载波信号，我们采用数字脉冲信号替代传统的正弦波信号，然后进行VHDL建模与设计，是实现频带系统调制或解调的功能。从可行性的角度来说，解决了可行性问题。但是，并不是所有系统都可行，如在对HDB3编码器进行VHDL建模时，单／双极性变换电路功能就无法在FPGA/CPLD中实现，也就是说，无法实现VHDL建模。这时，可以把VHDL建模模块和独立的单／双极性变换器的硬件外围电路结合起来，共同完成整个系统的功能。这样，其VHDL的模块的建模就必须转换为包括对单／双极性电路的控制的建模。 另外，有些复杂通信系统建模的可行性还设计多门技术，如DSP、A/D、D/A的技术基础和相关建模方法等。 对于一些速度要求较高的通信系统，由于现行的CPLD/FPGA目标器件的限制，无法使用。即使目标芯片的截止频率可达到要求，有些系统功能也难以实现，如使用数字锁相环来提取位时钟信号，若提取的频率较高，就需更高的本地晶振频率，才能保证足够小的稳态相差和相位抖动，这给建模和设计带来了难度，甚至无法实现。因此，对通信系统的VHDL建模的可行性应在设计系统总方案时做认真和充分的考虑。 2.4.2　可靠性的影响 对于通信系统来说，实现系统的可靠性指标是VHDL建模的难点。与硬件电路系统一样，用硬件描述语言，实现系统功能，有各种方法，实现建模的方式也可以不同，有时不同的建模风格和方式，可得到相同的设计结果和相近的可靠性能，但有时不同的模型设计，尽管可实现相同的功能，可在可靠性方面可能有较大的区别。如对一个数字通信接收系统，通常需要与发端同步的位时钟信号，从通信理论可知，采用数字锁相环电路提取位同步信号，