第二章DSP架构与原理.pptVIP

第二章 DSP芯片的基本结构和特征 引言 DSP芯片的基本结构 TI的定点DSP芯片 TI的浮点DSP芯片 TI的多处理器芯片 其他公司的DSP芯片 引言： DSP芯片的发展 DSP芯片的分类 2.2 DSP芯片的基本结构 哈佛结构 流水线 专用的硬件乘法器 特殊的DSP指令 快速的指令周期 2.2.1 哈佛结构 哈佛结构是并行体系结构，其主要特点是将程序和数据存储在不同的存储空间中 程序存储器和数据存储器是相互独立的存储器 系统中设置了程序总线和数据总线两条总线，从而使数据的吞吐率提高了一倍 TMS320系列DSP芯片作了改进 一是允许数据存放在程序存储器中，并被算术运算指令直接使用，增强了芯片的灵活性。 二是指令存储在高速缓冲器（Cache）中，当执行此指令时，不需要再从存储器中读取指令，节约了一个指令周期的时间。 2.2.2 流水线 与哈佛结构相关，DSP芯片广泛采用流水线以减少指令执行时间，从而增强了处理器的处理能力。 TMS320系列处理器的流水线深度从2~6级不等。 第一代TMS320处理器采用二级流水线， 第二代采用三级流水线， 而第三代则采用四级流水线。 处理器可以并行处理2~6条指令，每条指令处于流水线上的不同阶段。 三级流水线操作的例子 取指、译码和执行操作可以独立地处理，这可使指令执行能完全重叠。在每个指令周期内，三个不同的指令处于激活状态，每个指令处于不同的阶段。 2.2.3 专用的硬件乘法器 乘法速度越快，DSP处理器的性能就越高 从最早的TMS32010实现FIR的每个抽头算法可以看出，滤波器每个抽头需要一条乘法指令MPY： LT ；装乘数到T寄存器 DMOV ；在存储器中移动数据以实现延迟 MPY ；相乘 APAC ；将乘法结果加到ACC中 典型的通用微处理器中，每个抽头需要30 ~ 40个指令周期，而TMS32010只需4条指令 2.2.4 特殊的DSP指令 MS32010中的一个特殊指令是LTD，它在一个指令周期内完成LT、DMOV和APAC三条指令。LTD和MPY指令可以将FIR滤波器抽头计算从4条指令降为2条指令。 在TMS320C25处理器中，增加了2条更特殊的指令，即RPT和MACD指令，采用这2条特殊指令，可以进一步将每个抽头的运算指令数从2条降为1条： RPTK 255 ；重复执行下条指令256次 MACD ；LT, DMOV, MPY 及 APAC 2.2.5 快速的指令周期 哈佛结构、流水线操作、专用的硬件乘法器、特殊的DSP指令再加上集成电路的优化设计，可使DSP芯片的指令周期在200ns 以下。TMS320系列处理器的指令周期已经从第一代的200ns降低至现在的20ns 以下。快速的指令周期使得DSP芯片能够实时实现许多DSP应用。 2.3 TI的定点DSP芯片 TMS320C1X TMS320C2X TMS320C5X TMS320C2XX TMS320C54X TMS320C62X TMS320第一代处理器 2.3.1 TMS320第一代芯片的主要特点 指令周期：160ns/200ns/280ns 片内RAM：144字/256字（TMS320C15/E15/C17/E17） 片内ROM：1.5K字/4K字（TMS320C15/C17） 4K字片内程序EPROM（TMS320E15/E17） 4K字外部全速存储器扩展 并行乘法器：乘积为32位 桶形移位器：将数据从存储器移到ALU 并行移位器 允许文本交换的4×12位堆栈 两个间接寻址的辅助寄存器 双通道串行口（TMS32011,TMS320C17/E17） 片内压扩硬件（TMS32011,TMS320C17/E17） 协处理器接口（TMS320C17/E17） 器件封装：40脚双列直插（DIP）/44脚塑封（PLCC） 第二代芯片TMS320C25的基本特征 指令周期： TMS320C25：100ns，TMS320C25-33：120ns，TMS320C25-50：80ns 片内掩膜ROM：4K 字 片内RAM：544字，分B0、B1和B2三块 程序和数据空间均为64K字 具有8级硬件堆栈、8个辅助寄存器 具有全静态双缓冲串行口，可与许多串行器件直接接口 与低速片外存储器通信的等待状态插入 采用HOLD操作的DMA FFT变换用的比特反转寻址 扩展精度算术和自适应滤波支持 从外部存储器全速执行的MAC/MACD指令 具有在多处理器之间进行同步的能力，支持多处理器共享存储器 1.8μm CMOS工艺，68脚PGA或PLCC封装 2.3.2 TMS320C2000系列 TMS320C2XX是继TMS320C2X和TMS320C5X