数字系统设计46.docVIP

实验一 加法器 1.用图形法设计半加器如图1.1.1所示，由其生成的符号如图1.1.2所示，半加器的功能仿真波形图如图1.1.3所示。 图1.1.1 图1.1.2 图1.1.3 2.用元件化的方法设计的全加器如图1.1.4所示，由其生成的符号如图1.1.5所示，全加器的功能仿真波形图如图1.1.6所示。 图1.1.3 图1.1.5 图1.1.6 3.用元件化的方法设计的4位串行进位加法器如图1.1.7所示，4位全加器的功能仿真图如图1.1.8所示。 图1.1.7 图1.1.8 实验二 编码器设计 1．用Verilog HDL语言设计的8线-3线普通编码器程序edcoder8_3.v（如下） module edcoder8_3(in,outcode); input[7:0]in; output[2:0]outcode; reg[2:0]outcode; always @(in) begin case(in) 8outcode=3d0; 8outcode=3d1; 8outcode=3d2; 8outcode=3d3; 8outcode=3d4; 8outcode=3d5; 8outcode=3d6; 8outcode=3d7; endcase end endmodule 2. 8线-3线普通编码器的功能仿真波形图如图2.1.2所示 图2.1.2 8线-3线优先编码器 1. 用Verilog HDL语言设计的8线-3线普通编码器程序edcoder8_3.v（如下） module Pencorder8_3(none_on,outcode,a,b,c,d,e,f,g,h); input a,b,c,d,e,f,g,h; output[2:0] outcode; output none_on; reg[3:0] outtemp; assign{none_on,outcode}=outtemp; always@(a or b or d or e or f or g or h) begin if(h) outtemp=4b0111; else if(g) outtemp=4b0110; else if(f) outtemp=4b0101; else if(e) outtemp=4b0100; else if(d) outtemp=4b0011; else if(c) outtemp=4b0010; else if(b) outtemp=4b0001; else if(a) outtemp=4b0000; else outtemp=4b1000; end endmodule 2. 8线-3线优先编码器的功能仿真波形图如图2.2.2所示 图2.2.2 实验三 译码器 1. 用Verilog HDL语言设计的3线-8线译码器程序如下： module decoder_38(out,in); output[7:0] out; input[2:0] in; reg[7:0] out; always@(in) begin case(in) 3d0:out=8 3d1:out=8 3d2:out=8 3d3:out=8 3d4:out=8 3d5:out=8 3d6:out=8 3d7:out=8 endcase end endmodule 2. 3线-8线译码器器的功能仿真波形图如图3.1.2所示 图3.1.2 七段数码显示译码器 1. 用Verilog HDL语言设计的七段数码显示译码器程序如下： module decoder4_7(a,b,c,d,e,f,g,D3,D2,D1,D0); output a,b,c,d,e,f,g; input D3,D2,D1,D0; reg a,b,c,d,e,f,g; always@(D3 or D2 or D1 or D0) begin case({D3,D2,D1,D0}) 0:{a,b,c,d,e,f,g}=7b1111110; 1:{a,b,c,d,e,f,g}=7b0110000; 2:{a,b,c,d,e,f,g}=7b1101101; 3:{a,b,c,d,e,f,g}=7b1111001; 4:{a,b,c,d,e,f,g}=7b01100