ＤＤＲ　ＳＤＲＡＭ控制器中全数字延时锁定环的设计实现.docVIP

ＤＤＲ　ＳＤＲＡＭ控制器中全数字延时锁定环的设计实现 　　摘要：介绍了一款可应用于DDR SDRAM控制器的基于标准单元的全数字延时锁定环（DLL）。该DLL可集成性和工艺兼容性好，可以减少DLL的设计时间和设计复杂度，非常适合系统级芯片使用。该设计采用0.18um CMOS数字工艺实现最终版图，工作频率范围达到200MHz至400MHz，无谐波锁定出错，且闭环特性可以跟踪工艺、电压、温度（PVT）变化。仿真结果表明该设计能够产生DDR SDRAM控制器规范所要求的一段固定延时（tSD）来保证DDR SDRAM控制器正确捕获存储器输出数据（DQ）。 　　关键词：全数字延时锁定环；DDR SDRAM控制器；数据选择脉冲（DQS） 　　中图分类号：TP332文献标识码：A文章编号：1009-3044(2008)35-2171-03 　　Design and Implementation of an ALL-Digital Delay-Locked Loop for DDR SDRAM Controller Applications 　　LU Shun, HUANG Kai 　　(National ASIC System Engineering Research Center,Southeast University,Nanjing 210096,China) 　　Abstract:An all-digital,cell-based Delay-Locked Loop (DLL) for DDR SDRAM controller applications is designed.The all-digital DLL can easily be ported to different processes in a short time.Thus,it can reduce the design time and design complexity of the all-digital DLL,making it very suitable for system-on-chip applications.Fabricated in 0.18um CMOS technology,frequency operating range of the all-digital DLL ranges from 200MHz to 400MHz without the harmonic-locking issue and its close-loop characteristic tracks the process,voltage,temperature (PVT) variations.Simulation results show that the all-digital DLL can generate the required fixed timing delay(tSD)for DDR SDRAM controller to capture the output data (DQ) correctly. 　　Key words:all-digital DLL;DDR SDRAM controller;data strobe(DQS) 　　 　　1 引言 　　 　　延时锁定环（DLL）基本思想是推迟输出时钟使它能与参考时钟完全对齐或者产生移相输出，它已广泛应用于高速存储器接口的时钟同步、时钟网络的偏斜校准、串行通信的时钟恢复、倍频和多相时钟生成器等电路中。DLL结构不会积累相位误差，参考时钟在某个时钟节拍内的抖动或由MOS器件工作电压或者衬底电位引入的噪声将在延时终点消失。相对于锁相环（PLL）结构中环振引入的固有抖动和相位误差积累，DLL有更好的抑制抖动和跟踪相位能力。就实现方式而言，用数字电路实现的DLL在可集成性、噪声敏感度、低功耗、工艺兼容性等方面优于用模拟电路实现的DLL。 　　DLL是DDR SDRAM控制器中一个重要辅助校准设计[1]。理想情况下，数据选择脉冲（DQS）信号和数据信号（DQ）是由DDR SDRAM存储器芯片取边沿一致同步发出。但是由于PCB板级和芯片PIN脚之间的延时造成DQS和DQ以不同时间抵达DDR SDRAM控制器，所以控制器内部必须延迟DQS一段固定延时（tSD），使DQS移相90°后上升沿尽量到DQ中心来保证正确采样DQ[2]。该功能由DLL完成。DQS与存储器芯片IO接口电路时钟周期相等。因此tSD取值范围大约是存储器芯片IO接口电路时钟周期的25%。 　　在本文中，设计了一款采用0.18um CMOS数字工艺且基于标准单元的全数字DLL。其工作频率范围是200MHz至4