EDA——基于VHDL的数字秒表.docVIP

DEA技术应用——数字秒表 孙彦楠 通信一班0942051201 摘要 停止和启动功能可以通过计时使得信号完成。信号有效时正常计时，否则没有脉冲输入到计数器，从而停止计时。只为一旦按下复位清零开关数字秒表就无条件清零，因此其优先级必须高于计时使能信号。 关键字 EDA VHDL 数字秒表 精度 计时 复位 概述 秒表是人们日常生活中常用的测时仪器，它能够简单地完成计时、清零等功能。 本文的秒表能够精确到0.01秒，来反映计时时间，并可以完成复位和计时功能。最大范围为1小时。设置了暂停和继续功能，可清零。 方案设计 1/100秒、秒、分等计时单位之间的进位转换可以通过不同进制的计数器实现，分别设计十进制计数器和六进制计数器，每位计数器均能输出相应计时单位计数结果，其中，十进制计数器可以实现以0.01秒、0.1秒、1秒和1分为单位的计数，六进制计数器可以实现以10秒、10分为单位的计数。把各级计数器级联，即可同时百分秒，秒和分钟。 停止和启动功能可以通过计时使得信号完成。信号有效时正常计时，否则没有脉冲输入到计数器，从而停止计时。只为一旦按下复位清零开关数字秒表就无条件清零，因此其优先级必须高于计时使能信号。 Clk0是周期为0.01的时钟脉冲，clr0为复位清零信号，en为计时使能信号，dataout[23…0]为输出信号，以不同的时钟 计数时钟周期 对应的输出信号 dataout[3…0] 0.01秒 dataout[7…4] 0.1秒 dataout[11…8] 1秒 dataout[15…12] 10秒 dataout[19…16] 1分 dataout[23…20] 10分 周期为单位的计数器所对应的输出信号。 数字秒表的实现主要依赖于两个计数器模块的设计；十进制计数器和六进制计数器。 在两个计数器中，除了计数的进制不同之外，其余输入和输出信号均有相同的含义。其中，clk为时钟脉冲信号，计数器的状态在时钟上升沿发生改变；clr为复位清零信号，高电平有效；ena为计数使能信号，高电平有效；q[3…0]为计数输出信号，输出计数器当前的值；co为进位输出信号，当计数器满时，产生进位，高电平有效。 1十进制计数器模块的实现 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count10 is port( clk: in std_logic; clr: in std_logic; ena: in std_logic; q : out std_logic_vector(3 downto 0); co : out std_logic ); end count10; architecture rtl of count10 is signal tmp:std_logic_vector(3 downto 0); begin process(clk,clr,ena) begin if clr=1 then tmp=0000; elsif clkevent and clk=1then if ena=1then if tmp=1001then tmp=0000; else tmp=tmp+1; end if; end if; end if; edn process; process(tmp) begin if tmp=0000then co=1; else co=0; end if; end process; q=tmp; end rtl; 仿真波形图 2六进制计数器模块的实现 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count6 is port( clk: in std_logic; clr: in std_logic; ena: in std_logic; q : out std_logic_vector(3 downto 0); co : out std_logic ); end count6; architecture rtl of count6 is signal tmp:std_logic_vector(3 downto 0); begin process(clk,clr,ena) begin if clr=1 then tmp=0000; els