安阳工学院计科系考试试卷EDA最终.docVIP

一、选择题(10x2)分 1. 在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（D）种逻辑值。 A．2 B．3 C．8 D．9 2. 信号与变量的区别是： 变量只在定义它的进程和子进程内有效，无法传递到进程之外，而信号在定义它的结构体内有效；赋给变量的值则立即成为当前值，而赋给信号的值必须在进程结束才能成为当前值。变量的赋值符号 :=,信号赋值符号是 = MAX+pluss II编译时VHDL要求实体名与文件名相同 MAX+plus II是altera公司的开发工具 std_logic中’H’表示弱信号1 时钟的下降沿表示方式：If clk=’0’ AND clk’last_value=’1’ AND clk’event 做实验的芯片是MAX7000S系列的EPM7128SLC84-6 注： 1. STD_LOGIC是IEEE在1993年制定的新的标准（IEEE?STD1164),它具有9种不同的值:U——初始值X——不定0——01——1Z——高阻W——弱信号不定L——弱信号0H——弱信号1-——不可能的情况在使用该数据类型时，在程序中必须写出库说明语句和使用包集合的说明语句。’0’或’1’（将值放在单引号内）表示。与数值1和0不同 VHDL中有6种关系运算符：= (等于)、/=（不等于）、（小于）、=(小于等于)、(大于)、=(大于等于) MAX+plus II支持HDL（硬件描述语言）和原理图等输入方式 块语句是典型号的并行描述语句 四、问答题（7+8）分 1. 什么是VHDL？ EDA工程设计有哪几个步骤 VDHL语言中引脚有几种状态，有什么特征？ EDA技术的特点 五、程序分析题（10x1）分 循环移位寄存器 3－8译码器 序列检测器 8－3编码器 八位循环右移寄存器：相关程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHIFTER IS PORT(K0,K1,K2,K3,K4,K5,K6,K7:IN STD_LOGIC; CLK:IN STD_LOGIC; LD:IN STD_LOGIC; SE:IN STD_LOGIC; MODE:IN STD_LOGIC; QOUT:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY SHIFTER; ARCHITECTURE ART OF SHIFTER IS BEGIN PROCESS BEGIN WAIT UNTIL(RISING_EDGE(CLK)); IF(LD=1 AND SE=0)THEN QOUT=K7K6K5K4K3K2K1K0; END IF; IF (LD=0 AND SE=1)THEN CASE MODE IS WHEN 0= QOUT=QOUT(0)QOUT(7 DOWNTO 1); WHEN 1= QOUT=QOUT(6 DOWNTO 0)QOUT(7); WHEN OTHERS=NULL; END CASE; END IF; END PROCESS; END ARCHITECTURE ART; 程序分析：循环移位寄存器是对给定的输入进行二进制移位的电路。可将数据向左、向右移动1位，从其一端移出的数据在另一端又重复出现。八位循环左、右移寄存器是将八位二进制输入进行向左、向右移动1位，其中LD为置数控制输入，高电平有效；SE为移位使能输入，高电平有效。当LD为高且SE为低时，将输入数据K0～K7 置入寄存器；当LD为低且SE为高时，实现移位操作，八位二进制数向左、向右移动由MODE控制，MODE为0时向右移动1位；MODE为1时向移动1位。 序列信号检测器：相关程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DETECTOR IS PORT( DATAIN:IN STD_LOGIC; CLK:IN STD_LOGIC; Q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY DETECTOR; ARCHITECTURE ART OF DETECTOR IS TYPE STATETYPE IS (S0,S1,S2,S3); BEGIN PROCESS IS VARIABLE PRESENT_STATE