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处四合
Impact on High-Performance Applications: FPGA Chip Bandwidth at 40 nm J. Ryan Kenny Altera Corporation 101 Innovation Drive San Jose, CA 95134 40-nm Transceiver Eye and Jitter Test Set Up 40-nm Transceiver Eye Diagram at 8.5 and 10 Gbps High-Performance Applications In excess of 100 Gbps (Mixture of 8.5 Gbps and 3.125 Gbps) ? 2008 Altera Corporation—Public Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation ? 2008 Altera Corporation—Public High-Performance Embedded Computing Workshop 23-25 September 2008 6.375 Gbps, 8.5 Gbps, and 10 Gbps/on chip PRBS7 Data rates/pattern Nominal voltages: VCCHX = 3.0 V, VCCHTX = 1.4 V VCCLX = 1.1 V Temperature: 25°C Conditions VOD = 0.6 V Transceiver Parameters Item Extraordinary jitter performance 8.5 Gbps 10 Gbps Pattern ? PRBS 7 VOD ? 600 mV DJ ? RJ (RMS) ? 1.23 ps RJ (RMS) ? 1.35 ps 10.3 ps 8.5 Gbps 10 Gbps Chip-to-chip bandwidth Chip-to-backplane Soon: Drive optical As many as 48 lanes 24 up to 8.5 Gbps 10G optical (Future) *
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