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信息工程学院 * * 高速数据采集系统 贾立新 高速数据采集系统设计 利用并行总线单片机最小系统实验板设计高速数据采集系统，设计要求： （1）输入模拟信号为正弦信号，频率为200kHz， Vp-p≤0.5V； （2）用12.5MHz的固定采样频率连续采集128点数据； （2）用128×64点阵式LCD回放显示采集信号波形。 高速数据采集系统原理框图 FPGA内部控制电路的设计 单片机控制时序 FPGA内部设计顶层原理图 分频器模块VHDL程序 library ieee； use ieee.std_logic_1164.all； use ieee.std_logic_unsigned.all； entity fredivid is port( clkin：in std_logic； clkout：out std_logic)； end fredivid； architecture one of fredivid is signal q：std_logic_vector(1 downto 0); begin process(clkin) begin if (clkinevent and clkin=1)then if (q=11) then q=00； else q=q+1; end if； end if； end process； process(q) begin if (q(1)=1) then clkout=1； else clkout=0； end if； end process； end； library ieee； use ieee.std_logic_1164.all； use ieee.std_logic_unsigned.all； use ieee.std_logic_arith.all； entity addrcount is port(clr，clk： in std_logic； eoc：out std_logic； q：buffer std_logic_vector(6 downto 0))； end； 地址计数器模块VHDL程序 architecture beha of addrcount is begin process(clr，clk) begin if (clkevent and clk=1 ) then if clr=0 then q elsif (q=1111111) then q=1111111； else q=q+1； end if； end if； end process； process(q) begin if(q=1111111)then eoc=0； else eoc=1； end if； end process； end beha； 单片机主程序流程图 键盘中断（INT0）程序流程图 EOC中断（INT1）程序流程图 INT1： PUSH A PUSH PSW PUSH DPH PUSH DPL MOV DPTR，#CS2 MOV R7，#80H MOV R0，#80H INTT1： MOVX A，@DPTR ；从双口RAM读数据 MOV @R0，A INC R0 INC DPTR DJNZ R7，INTT1 SETB XSBZ ；显示数据标志置1 POP DPL POP DPH